集成电路范文

集成电路篇1

有一则新闻与芯锋宽泰这家刚成立不久的公司有关：“2012年12月19日，在‘移动互联网暨上地区域集群投资签约仪式’上，中关村发展集团分别与9家移动互联网企业、7家上地区域企业签订投资合作协议，投资总额2.4亿元，带动社会投资5.14亿元，预计被投资企业三年后形成产值56.1亿元。”

这其中便有芯锋宽泰科技（北京）有限公司的名字。作为公司的总经理，刘松颇感自豪：“我们A轮融资2600万元，是央企华润微电子投的，这一次B轮中关村发展集团已决策投资900万元，海淀区政府配套股权投资900万，同时我们申请了北京市重大项目政府资金。”

为何这家成立刚刚一年的公司就受到如此青睐？这与他们所从事的主营业务有极大的关系：高速、高性能模数转换器（ADC）及模拟前端（AFE）集成电路的产品开发和销售。高性能ADC及模拟集成电路技术目前被两家美国公司（ADI/TI）垄断，中国在该领域过去处于完全空白状态。随着中国制造业的兴起，我国对高性能ADC及模拟集成电路的需求量迅速上升，但都需要向美国公司采购。芯锋宽泰是目前亚洲唯一在此类高端芯片性能指标上可以和全球行业领先者美国公司竞争的供应商。

海归胸怀“产业报国”梦

45岁的刘松是美国硅谷著名的ADC技术专家及产品研发领军人物，毕业于美国Univ. of Idaho，师从国际著名集成电路设计权威Jacob R. Baker，获得电机工程学硕士学位（MSEE），拥有14年高速模数转换器和模拟前端产品开发、管理及技术总监经验。

原本可以安心在美国担任总构架师并有着令人羡慕的工作的刘松，最终选择回国创业：“每个人一辈子总要追求一些东西，我追求的是做实业，并取得成功。到退休的时候，会觉得这辈子没有白过。”

刘松选择了中关村：“中关村高校密集，有公司发展需要的人才，并且这里有比较好的创业环境，对我来讲有很强的吸引力。”做芯片是一件“烧钱”的事，并且不是只靠一己之力就能取得成功，需要团队的协作。技术团队由4名美国硅谷资深ADC/AFE技术专家领衔，15年至20年以上高端产品开发经验，均为美国硅谷著名集成电路设计公司的学术带头人或技术骨干。

虽然身为北京人，但在美国生活工作十几年，刘松对国内的政策和办事流程非常陌生，这期间漫游世纪孵化器给芯锋宽泰提供了巨大的帮助，从办公环境到工商注册，从人才招聘到市场开拓，正是因为孵化器的大力引荐，才得以与中关村发展集团及海淀区政府联姻成功。

掌握小芯片中的大市场

2012年11月芯锋宽泰了第一代无线通讯用高速ADC产品VAT1002，这是亚洲第一个达到全球行业领先水平的高速高性能ADC产品，它的成功开发结束了中国在高性能模数转换器集成电路产业的空白历史。

高速高性能ADC和AFE产品广泛应用于无线及有线通讯设备、工业仪器仪表、医用电子设备、消费电子产品等市场中，市场总额超过100亿美元。按照刘松的规划，芯锋宽泰将成为亚洲第一、国际领先的高性能模拟芯片开发及供应商。未来两年内，提供第一代无线通讯市场商用高性能ADC芯片，以及面向工业和医用电子市场的ADC/AFE产品，累计实现销售额8000万人民币；2015到2016年，提供下一代无线通讯市场中射频采样ADC/接收器芯片，以及微基站用高集成度的专用商业芯片，累计销售额突破2亿人民币；2017到2019年，成为中国市场主要的高性能ADC/AFE供应商，同时推出消费电、工业仪表、医用电子设备市场上的更高集成度的专用商业芯片，并开始向海外客户发展，累计销售额争取突破10亿人民币。

集成电路篇2

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创刊时间：1984

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集成电路篇3

1、芯片是集成电路。芯片（chip）是半导体元件产品的统称，是集成电路（IC,integratedcircuit）的载体，由晶圆分割而成。

2、集成电路是指组成电路的有源器件、无源元件及其互连一起制作在半导体衬底上或绝缘基片上，形成结构上紧密联系的、内部相关的事例电子电路。它可分为半导体集成电路、膜集成电路、混合集成电路三个主要分支。

（来源：文章屋网 ）

集成电路篇4

【关键词】版图；集成电路；反向设计

1 反向设计流程

反向设计流程见图1所示，主要就是把待分析芯片转换成电路图和版图的过程。

1.1 芯片解剖拍照

我们所看到的照片图形是氧化层刻蚀形成的轨迹。每个物理层看到的图形就是芯片通过解剖、染色、去层后得到逆向设计所需的图形信息，然后用光学显微镜摄取芯片图形信息再进行拼接对准。国内外有多家能够提供完整解剖和电路提取的反向设计服务的公司。图2所示就是某反向设计服务公司将芯片解剖拍照后的数据。

图 1 图 2

1.2 芯片网表提取

因为反向设计是一种自底向上的设计方法，所以芯片网表数据的提取质量显得尤其重要，初始数据的正确率直接影响电路整理、分析、物理验证。为了得到高准确率的网表，一般会安排两组工程师分别独立对网表数据进行提取。在两组工程师完成网表提取后分别进行电学规则检查以提高正确率，最后再进行网表对比验证（SVS）。图3为已经提取完成的部分芯片网表

1.3 芯片电路分析整理

将通过验证的网表通过EDIF、VERILOG、SPICE等格式导入EDA设计工具进行电路图的分析整理。图3左边为网表通过EDIF格式导入，我们得到的是一个平层的网表数据，电路整理是把平层的电路进行层次化整理，形成一个电路的层次化结构，以便理解设计者的思路与技巧。图3右边所示为经过整理的电路图。

图 3 图 4

1.4 芯片电路仿真

根据新的工艺调整电路器件参数，将已经层次化的电路图，通过仿真工具例如Hspice、Spectre、Hsim等EDA工具对电路模块功能进行仿真验证。

1.5 芯片版图绘制

根据新的工艺文件绘制通过功能仿真验证的电路版图，使用Dracula、Assura、Calibre（图5）等软件进行DRC、LVS、ERC验证。

图 5

1.6 系统后仿真

完成版图总体布局布线后，用EDA工具进行寄生参数提取把提取的网表进行仿真验证，并将结果与前仿真结果做对比。对影响电路性能的寄生参数进行电路或者版图的调整。最后优化版图及数据TAPEOUT。

2 总结

本文浅析了集成电路反向设计流程，从实例中列举说明反向设计流程，介绍每一个步骤主要的实现方法。不少人认为集成电路反向设计已经严重影响微电子产业的发展，其实不然，不同工艺的设计规则要使其兼容需要花大量的时间修改。反向并不只意味着抄袭，在原有的电路结构上理解分析以及优化后最终实现相同的或更优的功能电路。

【参考文献】

集成电路篇5

【关键词】半导体工艺；光刻；刻蚀；离子注入；淀积；Semiconductor process

1.生产晶圆(Wafer Ingot)

半导体材料是单晶组成。而它是由大块的具有多晶结构和未掺杂的本征材料生长得来的。把多晶块转变成一个大单晶，并给予正确的晶向和适量的N型或P型掺杂，叫做晶体生长。有两种不同的生长方法，直拉法 和区熔法。

晶体的生长原理非常简单和熟悉。假设在最终要蒸发的饱和溶液中加入一些糖晶体。糖晶体的作用是作为额外的糖分子沉积的种子。最后这个晶体能生长的非常大。晶体的生长即使在缺乏种子的情况下也会发生，但产物中会有混乱的小的晶体。通过抑制不需要的晶核区，种子的使用能生长更大，更完美的晶体。

理论上，硅晶体的生长方式和糖晶体的一致。实际上，不存在适合硅的溶剂，而且晶体必须在超过1400℃的熔融状态下生长。最终的晶体至少有一米长，十厘米的直径，如果他们要用在半导体工业上的话还必须有接近完美的晶体结构。这些要求使得工艺很有挑战性。通常生产半导体级别的硅晶体的方法是Czochralski工艺。这个工艺使用装满了半导体级别的多晶体硅的硅坩锅。电炉加热硅坩锅直到所有的硅融化。然后温度慢慢降低，一小块种子晶体被放到坩锅里。受控制的冷却使硅原子一层一层的沉积到种子晶体上。装有种子的棒缓慢的上升，所以只有生长中的晶体的低层部分和熔融的硅有接触。通过这个方法，能从融化的硅中一厘米一厘米的拉出一个大的硅晶体。

2.光刻（Photo）

光刻是一种图形复印和化学腐蚀相结合的精密表面加工技术。光刻的目的就是在二氧化硅或金属薄膜上面刻蚀出与掩膜版完全对应的几何图形从而实现选择性扩散和金属薄膜布线的目的。

光刻是集成电路制造过程中最复杂和最关键的工艺之一。光刻是加工集成电路微图形结构的关键工艺技术，通常，光刻次数越多，就意味着工艺越复杂。另—方面，光刻所能加工的线条越细，意味着工艺线水平越高。光刻工艺是完成在整个硅片上进行开窗的工作。光刻技术类似于照片的印相技术，所不同的是，相纸上有感光材料，而硅片上的感光材料--光刻胶是通过旋涂技术在工艺中后加工的。光刻掩模相当于照相底片，一定的波长的光线通过这个“底片”，在光刻胶上形成与掩模版（光罩）图形相反的感光区，然后进行显影、定影、坚膜等步骤，在光刻胶膜上有的区域被溶解掉，有的区域保留下来，形成了版图图形,为后序的掺杂、薄膜等工艺做好准备。

光刻三要素：光刻胶、掩膜版和光刻机光刻胶又叫光致抗蚀剂，它是由光敏化合物、基体树脂和有机溶剂等混合而成的胶状液体光刻胶受到特定波长光线的作用后，导致其化学结构发生变化，使光刻胶在某种特定溶液中的溶解特性改变。

根据光刻胶在曝光前后溶解特性的变化可将分为正胶和负胶。正胶：曝光前不可溶，曝光后可溶，特点是分辨率高，在超大规模集成电路工艺中，一般只采用正胶。负胶：曝光前可溶曝光后不可溶，分辨率差，适于加工线宽≥3m的线条。

光刻八个步骤一般可分为：成底膜->涂胶->前烘->对准和曝光->曝光后烘焙->显影->后烘->检查->刻蚀->去胶。

3.刻蚀（Etch）

用光刻方法制成的微图形只给出了电路的行貌并不是真正的器件结构因此需将光刻胶上的微图形转移到胶下面的各层材料上去这个工艺叫做刻蚀。刻蚀的目的和功能是把经过曝光, 显影后的光刻胶微图形中下层材料的部分去掉, 即在下层材料上重现与光刻胶相同的图形。

刻蚀方法分为湿法刻蚀和干法刻蚀。湿法刻蚀是利用液态化学试剂或溶液通过化学反应进行刻蚀的方法。干法刻蚀是用等离子体进行薄膜刻蚀的技术。它是硅片表面物理和化学两种过程平衡的结果。在半导体刻蚀工艺中，存在着两个极端：离子铣(通过高能惰性气体离子的物理轰击作用刻蚀)是一种纯物理刻蚀，可以做到各向异性刻蚀，但不能进行选择性刻蚀；而湿法刻蚀如前面所述则恰恰相反(液体腐蚀的各向同性，在向下腐蚀的同时也向侧腐蚀 )。人们对这两种极端过程进行折中，得到目前广泛应用的一些干法刻蚀技术。目前，RIE已成为VLSI工艺中应用最广泛的主流刻蚀技术。干法刻蚀优点是横向腐蚀小, 钻蚀小, 无化学废液, 分辨率高, 细线条操作，安全、简便，处理过程未引入污染，易于实现自动化。缺点:成本高, 设备复杂。

4.离子注入

离子注入是将具有很高能量的杂质离子射入半导体衬底中的掺杂技术，电离的杂质原子经静电场加速。离子注入是另一种掺杂技术，离子注入掺杂也分为两个步骤：离子注入和退火再分布。离子注入是通过高能离子束轰击硅片表面，在掺杂窗口处，杂质离子被注入硅本体，在其他部位，杂质离子被硅表面的保护层屏蔽，完成选择掺杂的过程。进入硅中的杂质离子在一定的位置形成一定的分布。

离子注入参数包括剂量和射程，剂量定义是单位面积硅片表面注入的离子数，正比于离子束电流。射程定义是离子注入过程中，离子穿入硅片的总距离，投影射程：离子穿入硅片的总距离在深度方向上的投影；平均投影射程：所有入射离子投影射程的平均值。注入机的能量越高，射程越大。离子注入机分为中低电流，大电流和高能离子注入机，离子注入机是由离子源，引出电极和质量分析器，加速管，扫描系统组成。

由于高能粒子的撞击，导致硅结构的晶格发生损伤。为恢复晶格损伤，在离子注入后要进行退火处理。退火：也叫热处理，集成电路工艺中所有的在氮气等不活泼气氛中进行的热处理过程都可以称为退火。根据注入的杂质数量不同，退火温度一般在450～950℃之间。 退火的作用第一是激活杂质，使不在晶格位置上的离子运动到晶格位置，以便具有电活性，产生自由载流子，起到激活杂质的作用；第二消除损伤。

5.淀积

淀积铝也称为金属化工艺，它是在真空设备中进行的。在硅片的表面形成一层铝膜。薄膜是在衬底上生长的薄固体物质。薄膜类型：导电薄膜；绝缘薄膜；多晶硅薄膜。薄膜的淀积方法分为物理气相淀积（PVD），化学气相淀积（CVD）。

物理气相淀积(PVD)：

蒸发：通过把被蒸镀物质(如铝)加热，利用被蒸镀物质在高温下(接近物质的熔点)的饱和蒸气压，来进行薄膜沉积。将待蒸发的材料放置进坩埚、在真空系统中加热使之蒸发的过程。能量提供方法：电阻丝加热和电子束加热。

溅射：利用等离子体中的离子，对被溅镀物质电极进行轰击，使气相等离子体内具有被溅镀物质的粒子，这些粒子沉积到硅表面形成薄膜。在集成电路中应用的许多金属或合金材料都可通过蒸镀或溅镀的方法制造。溅射与蒸发相比的优点是 改善了台阶覆盖；控制合金成分；膜均匀性好；能够淀积高温熔化和难熔金属。

化学汽相淀积(Chemical Vapor Deposition)：通过气态物质的化学反应在衬底上淀积一层薄膜材料的过程。CVD技术特点：具有淀积温度低、薄膜成分和厚度易于控制、均匀性和重复性好、台阶覆盖优良、适用范围广、设备简单等一系列优点。CVD方法几乎可以淀积集成电路工艺中所需要的各种薄膜，例如掺杂或不掺杂的SiO2、多晶硅、非晶硅、氮化硅、金属(钨、钼)等。

以上介绍的是半导体工艺中比较重要的4个部分，当然半导体制造工艺除此之外还有很多工艺，例如：化学机械抛光（Chemical Mechanical Polish），气相外延（VPE），金属互联，等离子清洗（Plasma），晶圆粘贴（Die Bond），打线（Wire Bond），封装和测试等，再次就不一一详述。

【参考文献】

［1］Freescale Semiconductor 工艺流程简介.

集成电路篇6

据国外权威机构预测，未来10年内，世界半导体年平均增长率仍将达15%以上，到2010 年全世界半导体的年销售额可达到6000～8000亿美元，它将支持4～5万亿美元的电子装备市场。

我国为了支持鼓励集成电路产业的发展，2000年以来，国务院颁布了《鼓励软件和集成电路产业发展的若干政策》，这对我国集成电路产业的发展起到了历史性推动作用。目前，我国集成电路产业初步形成了设计业、芯片制造业及封装测试业三业并举、相互协调的发展格局，已成为有一定规模的高成长性产业，同时是全球集成电路产业发展最快的地区之一。

当前，集成电路的技术进步日新月异，集成电路技术已进入纳米级时代。世界集成电路大生产的主流技术从8英寸、0.25微米，正向12英寸、0.18微米过渡，根据美国半导体协会（SIA）预测，到2010年将能达到18英寸、0.07～0.05微米。我国集成电路产业的“十一五”规划基本目标是2006年到2010年，年均增长率为30%左右，2010年整个行业的销售收入达到3000亿元人民币，占全球市场的8％左右。集成电路制造工艺达到12英寸、90~65纳米。IC设计技术达到90~65微米。封装测试方面，BGA、SiP、CSP、MCM等形式能够达到规模生产。

我国信息产业的持续快速发展为集成电路提供了稳定的市场，如电子信息产品制造业的发展为集成电路产业提出巨大的市场需求；通信运营业的高速发展为集成电路产业提供新的需求；国民经济和社会信息化建设的继续推进给集成电路产业创造新的发展空间。国家重大工程和一些新项目的启动必将为集成电路产业创造大量新的增长点。

在稳定的市场环境中，我国在集成电路的技术发展中取得了诸多成绩。如，由我国独自制定的“TD-SCDMA”标准，该标准受到各大主要电信设备厂商的重视，全球一半以上的设备厂商都宣布可以支持“TD-SCDMA”标准，这为中国3G的发展创造良好环境；由中国科学院计算技术研究所承担的国家“863”计划项目 “龙芯2号增强型处理器芯片设计”所取得的成果攻克了具有自主知识产权的通用高性能芯片等一大批关键核心技术；国家“863”重大专项100纳米离子注入项目研制成功，标志着我国集成电路制造核心装备研发取得了重大突破,在该领域为自主创新产业。

在肯定成绩的同时，我们也看到阻碍我国集成电路发展的一些因素，如我国集成电路产业规模较小，供需缺口大，创新能力不强，专用设备、仪器和材料发展滞后，人才缺乏等不利因素依然存在，这不仅制约着我国集成电路产业的发展，而且也影响我国信息产业的自主发展与国家信息安全保障。

集成电路篇7

【关键词】电压比较器LM339蓄电池

电压比较器是集成运算放大器非线性应用的基础电路。它可将模拟信号转换成二值信号，即只有高电平和低电平两种状态的离散信号。因此，可用电压比较器作用模拟电路和数字电路的接口。它是对输入信号进行鉴幅与比较的电路，是组成非正弦波发生电路的基本单元电路，在测量和控制系统中得到广泛应用。

集成电压比较器是一种专用的运算放大器。它虽比集成运放的开环增益低，失调电压大，共模抑制比小；但其响应速度快，传输延迟时间短，而且一般不需外加限幅电路就可直接驱动TTL和CMOS等数字集成电路。有些芯片负载能力强，可直接驱动继电器或指示灯。

图1LM339象限比较器引脚排列

常用集成电压比较器有LM311、LM339、LM119等。LM339是一种价格低廉单电源四比较器，又称象限比较器。如图1为LM339象限比较器引脚排列。LM339集成块内部装有四个独立的电压比较器，该电压比较器主要有以下几个特点：失调电压小，典型值为2mV；电源电压范围宽，单电源为2～36V，双电源电压为±1V～±18V；对比较信号源的内阻限制较宽；共模范围很大，为0～（Ucc-1.5V）V；差动输入电压范围较大，大到可以等于电源电压；输出端电位可灵活方便地选用。表1为LM339各引脚电压。

表1LM339各引脚电压

LM339类似于增益不可调的运算放大器。每个比较器有两个输入端和一个输出端。两个输入端一个称为同相输入端，用“+”表示，另一个称为反相输入端，用“-”表示。用作比较两个电压时，任意一个输入端加一个固定电压做参考电压，另一端加一个待比较的信号电压。当“+”端电压高于“-”端时，输出管截止，相当于输出端开路。当“-”端电压高于“+”端时，输出管饱和，相当于输出端接低电位。两个输入端电压差别大于10mV就能确保输出能从一种状态可靠地转换到另一种状态，因此，把LM339用在弱信号检测等场合比较理想。

LM339集电极开路输出。使用时应通过上拉电阻Rc接电源Vcc。Rc选5.1KΩ左右。工作电压范围2～36V，它的电压输入范围为0～（Vcc-1.5）V。本文设计一个12V汽车蓄电池电压过电压、欠电压告警电路，当蓄电池电压大于13V时和低于10V时，各由一个发光二极管LED发光告警。为使电路可靠，本设计选用LM339电压比较器。

设计任务中电路为电平检测器，可用两比较器组成一个欠压告警电路和一个过电压告警电路。为降低成本，比较器的参考电压采用一个两比较器共用的高稳定度的集成电压基准源供两比较器共用。为此采用电路如图2所示。

电路中A1组成过电压检测器，A2组成欠电压检测电路。VZ提供参考电压建立稳定阈值电压，R3为VZ偏置限流电阻。VZ选用LM385-2.5集成电压基准电压源。其电压温度系数为20×16-6/0C，动态电阻为0.6Ω，工作电流IR≈1mA，UREF=2.5V。

R3=（12-2.5）V1mA=9.5KΩ

图2汽车蓄电池过压欠压告警电路

选E24系列电阻，取标称值.

A1组成的过电压检测电路，为单值比较器，阈值电压UTH=2.5V，即当时R11=2.5V比较器翻转。当蓄电池电压低于13V时，UR11

UTH1=R11R11+R12×13V=2.5V

设R11选用E96系列10.0KΩ电阻，代入上式可算得R12=42KΩ，选标称值为42.2KΩ。

发光二极管选用工作电IF=2mA流，正向电压为1.8V的HLMP-4700发光二极管。则限流电阻R14由下式估算

R14=（13-1.8）V2mA=5.6KΩ

取E24系列5.6KΩ金属膜电阻。

A2组成欠电压检测电路，当UR21

R14=（10-1.8）V2mA=4.1KΩ

选E24系列3.9KΩ。

UHT=R21R21+R22×10V=2.5V

设R21选E96系列10.0KΩ，代入上式可求得R22=30KΩ，选E96系列取标称值30.1KΩ电阻。

参考文献

集成电路篇8

关键词： 静电放电；IC；耦合；建模

一、介绍

静电放电（ESD）对集成电路（ICs）存在严重危害。静电放电失败的发生很大程度上是由于对芯片放电静电过程中电场或磁场耦合。此试验的结果对芯片和放电装置的相对位置是敏感的，静电放电枪和芯片的朝向、两者之前线路的长度和终止点，以及其他因素的影响。

本文提出一种快速、准确的方法来预测集成电路对静电放电产生的电磁场耦合的响应。该方法把放电装置产生的电磁场的全波模型从仿真集成电路对耦合场的响应中分离出来。相对于纯粹的全波技术，这种方法有三点优势：

1、需要的计算时间少，因为大的静电放电模型和相对小的集成电路模型是分别仿真的。全波求解只需要计算放电装置产生的电磁场，而不需要考虑集成电路方面。

2、非线性集成电路的仿真通过SPICE模型来完成。

3、这种方法允许设计师迅速的改变芯片和放电装置的方向，而不用重复模拟放电装置产生的电磁场。只需改变SPICE模型中电磁场引发的电压和电流。

该方法有3个步骤：对放电装置产生的电磁场的估计；完善集成电路的等价SPICE模型（包括以电磁场耦合为代表的活动源）；集成电路的仿真和构建能预测放电产生的电压和电流的核心模型。

二，提出的新的仿真方法

1、计算静电放电枪产生的电磁场

在这个阶段，3D环境和集成电路封装模型所代表的完整静电放电枪已不存在。当集成电路的存在对放电装置的电压和电流难以造成影响的时候，可以从模型中加集成电路部分去除掉。这种假设已经被仿真测试并证明为正确的。集成电路封装以外，网格的尺寸可以被显著减少。

仿真的结果是芯片内的电磁场量（特别是Ez，Hx和Hy）。这些场量用来预测代表对封装电磁场耦合的电压和电流源。记录的场的位置正好是芯片插脚的位置。

2、建立集成电路和场耦合的SPICE模型

封装的SPICE模型有两个部分：被动的部分代表集成电路封装的寄生效应，主动的部分包含等价的电压和电流源代表电磁场耦合。模型的被动部分由芯片封装的几何形状决定。在很少的情况下，可以使用简单的集总元件（R，L和C）。多数情况是使用分散式的模型。

有两种方法来获得被动的封装模型：a）在仿真模型中提取插脚的自感、互感和电容；b）从S参数的测量值中提取这些寄生效应。

每个可构建成类似分离环包含一个寄生电感，一个寄生电容，终止阻抗、一个电压源，代表磁场耦合， 一个电流源，代表电场耦合，以及与临近插脚的互感和电容。这里，耦合仅仅显示在两根插脚之间。在实际的芯片中，模型应包含更多的插脚。

从静电放电枪产生的电磁场计算每个插脚的“主动”电压和电流源。芯片插脚的几何形状，以及所引发的磁场穿过插脚环引发的电压降。这个电压值为：

dAeff为环面积的微分，Hn为环面积中的磁场，μ为空间磁导率，t为时间。仿真结果表明，对于一个2公分见方大小的封装，从其中心点到静电放电枪的距离为5公分，场在一个插脚环面积中没有大的变化，所以电压源可以近似的得到：

以相似的方式计算电场耦合。由于典型集成电路的低高度，只有插脚水平部分的入射场（即Ez场）是重要的。插脚垂直部分的水平入射场可以忽略。

Ez表示垂直电场，ε为介电常数，S为插脚表面积的微分。如之前所说，当各种场缓慢的通过集成电路，电流可以近似表示为

3、结合芯片封装和芯片内部电路的SPICE模型

集成电路封装模型，包含封装寄生现象和场耦合，并在最后要结合芯片的内部电路模型。一旦结合起来，整体模型就可以用SPICE方式来仿真，不仅可以加快仿真速度，也能完整的包含芯片内的复杂电路。

三、提出方法的验证

之前为了验证所提出的建模方法，进行了相关实验。首先通过测试放电装置全波模型的精度进行确认，之后，通过依次测试芯片封装的被动模型精度，测试芯片能量耦合的全部估量来进行确认。在这些实验中，模仿实际集成电路的几何结构和电路结构构建出一个“大的”芯片式结构。这样构筑出的结构相对于实际芯片更易于修正和测量，便于了解更多芯片的内部电路结构。

1）静电放电装置模型的论证

如上所述，第一步是记录静电放电装置的模拟电磁场。实验和仿真中可使用一部Noise Ken ESS200静电放电枪。该放电枪的全波模型已经通过对比测量值和一个贴近放电枪的闭合环所感应到的噪声电压模型确认了。

测量装置环半径为13.5毫米，距离放电枪的尖端10厘米。环的一端终止于一个大的接地面，另一端与一个安装在地平面上的SMA连接器的内导体相连。用一个示波器测量通过SMA连接器的电压。

2）被动封装模型的论证

在第二步，大芯片的被动模型已经得到验证。大芯片由两块电路板构筑而成，在模型上放置了一个简单的配电网络电路。下面的PCB板模拟芯片封装的引脚框架。将这个大芯片的模型放在有实际功能的第三块PCB板上。尽管这个大芯片有10个“脚”，在此试验中只用到其中4个，分别代表VDD、VSS、VDDAD和VSSAD。尽管封装的全波模型用起来很容易，但这里还是通过测量来得到模型产生的寄生电感和电容值。

模型顶端的铜层分为四个脚，分别对应VDD、VSS、VDDAD和VSSAD。这四个脚与集总部件相连形成PDN电路结构。模型的底板为铜皮，模拟典型芯片的下垫板。

3）全部耦合模型的论证

实验研究验证了能够预测从静电放电装置到芯片的耦合。静电放电枪的尖端到芯片模型边缘的距离为10公分。芯片插脚上的电压由通过同轴电缆串联到插脚的500欧姆电阻来测量。一般而言，尽管不能在时间上全程匹配，但是功率电平波形的趋势匹配良好，最可能的原因是芯片模型和实际的阻抗存在失配。

四、结论

提出了一种快速估算从静电放电装置到芯片的电磁场耦合的方法。此方法可能会比全波仿真的方法快上很多，同时可以完整显示on-die电路的复杂结构。此方法相对于全波法的主要优势在于方便设计师在实验设置和电压电流耦合变化中的探索和改进，改变芯片相对于放电装置的位置就像改变电磁场通常计算封装的等价电压和电流源一样简单。不是必须用到全波仿真。不同的静电放电装置的配置（例如放电枪到芯片的距离和连接方式）可以用全波模型仿真一次，反复使用。同样的，改变芯片，来测试放电装置电路的改进，不需要任何额外的全波仿真，并可以用SPICE全程执行。初步结果表明在静电放电过程中芯片式封装的电压的仿真值和测量值是近似的。■

参考文献

[1] K. Wang， D. Pommerenke， R. Chundru， T. Van Doren， J. Drewniak， A.Shashindranath， “Numerical Modeling of Electrostatic Discharge Generators，” IEEE Trans. Electromagn. Compat.， Vol.45， no.2， May 2003.