集成电路版图设计的重要性范文

集成电路版图设计的重要性篇1

关键词：集成电路设计；版图；EDA

中图分类号：G642.0 文献标识码：A 文章编号：1007-0079（2014）36-0125-02

集成电路是当今信息技术产业高速发展的基础和源动力，已经高度渗透与融合到国民经济和社会发展的每个领域，其技术水平和发展规模已成为衡量一个国家产业竞争力和综合国力的重要标志之一[1]，美国更将其视为未来20年从根本上改造制造业的四大技术领域之首。我国拥有全球最大、增长最快的集成电路市场，2013年规模达9166亿元，占全球市场份额的50%左右。近年来，国家大力发展集成电路，在上海浦东等地建立了集成电路产业基地，对于集成电路设计、制造、封装、测试等方面的专门技术人才需求巨大。为了适应产业需求，推进我国集成电路发展，许多高校开设了电子科学与技术专业，以培养集成电路方向的专业人才。集成电路版图设计是电路设计与集成电路工艺之间必不可少的环节。据相关统计，在从事集成电路设计工作的电子科学与技术专业的应届毕业生中，由于具有更多的电路知识储备，研究生的从业比例比本科生高出很多。而以集成电路版图为代表包括集成电路测试以及工艺等与集成电路设计相关的工作，相对而言对电路设计知识的要求低很多。因而集成电路版图设计岗位对本科生而言更具竞争力。在版图设计岗位工作若干年知识和经验的积累也将有利于从事集成电路设计工作。因此，版图设计工程师的培养也成为了上海电力学院电子科学与技术专业本科人才培养的重要方向和办学特色。本文根据上海电力学院电子科学与技术专业建设的目标，结合本校人才培养和专业建设目标，就集成电路版图设计理论和实验教学环节进行了探索和实践。

一、优化理论教学方法，丰富教学手段，突出课程特点

集成电路版图作为一门电子科学与技术专业重要的专业课程，教学内容与电子技术（模拟电路和数字电路）、半导体器件、集成电路设计基础等先修课程中的电路理论、器件基础和工艺原理等理论知识紧密联系，同时版图设计具有很强的实践特点。因此，必须从本专业学生的实际特点和整个专业课程布局出发，注重课程与其他课程承前启后，有机融合，摸索出一套实用有效的教学方法。在理论授课过程中从集成电路的设计流程入手，在CMOS集成电路和双极集成电路基本工艺进行概述的基础上，从版图基本单元到电路再到芯片循序渐进地讲授集成电路版图结构、设计原理和方法，做到与上游知识点的融会贯通。

集成电路的规模已发展到片上系统（SOC）阶段，教科书的更新速度远远落后于集成电路技术的发展速度。集成电路工艺线宽达到了纳米量级，对于集成电路版图设计在当前工艺条件下出现的新问题和新规则，通过查阅最新的文献资料，向学生介绍版图设计前沿技术与发展趋势，开拓学生视野，提升学习热情。在课堂教学中尽量减少冗长的公式和繁复的理论推导，将理论讲解和工程实践相结合，通过工程案例使学生了解版图设计是科学、技术和经验的有机结合。比如，在有关天线效应的教学过程中针对一款采用中芯国际（SMIC）0.18um 1p6m工艺的雷达信号处理SOC 芯片，结合跳线法和反偏二极管的天线效应消除方法，详细阐述版图设计中完全修正天线规则违例的关键步骤，极大地激发了学生的学习兴趣，收到了较好的教学效果。

集成电路版图起着承接电路设计和芯片实现的重要作用。通过版图设计，可以将立体的电路转化为二维的平面几何图形，再通过工艺加工转化为基于半导体硅材料的立体结构[2]。集成电路版图设计是集成电路流程中的重要环节，与集成电路工艺密切相关。为了让学生获得直观、准确和清楚的认识，制作了形象生动、图文并茂的多媒体教学课件，将集成电路典型的设计流程、双极和CMOS集成电路工艺流程、芯片内部结构、版图的层次等内容以图片、Flas、视频等形式进行展示。

版图包含了集成电路尺寸、各层拓扑定义等器件相关的物理信息数据[3]。掩膜上的图形决定着芯片上器件或连接物理层的尺寸。因此版图上的几何图形尺寸与芯片上物理层的尺寸直接相关。而集成电路制造厂家根据版图数据来制造掩膜，对于同种工艺各个foundry厂商所提供的版图设计规则各不相同[4]。教学实践中注意将先进的典型芯片版图设计实例引入课堂，例如举出台湾积体电路制造公司（TSMC）的45nm CMOS工艺的数模转换器的芯片版图实例，让学生从当今业界实际制造芯片的角度学习和掌握版图设计的规则，同时切实感受到模拟版图和数字版图设计的艺术。

二、利用业界主流EDA工具，构建基于完整版图设计流程的实验体系

集成电路版图设计实验采用了Cadence公司的EDA工具进行版图设计。Cadence的EDA产品涵盖了电子设计的整个流程，包括系统级设计、功能验证、集成电路（IC）综合及布局布线、物理验证、PCB设计和硬件仿真建模模拟、混合信号及射频IC设计、全定制IC设计等。全球知名半导体与电子系统公司如AMD、NEC、三星、飞利浦均将Cadence软件作为其全球设计的标准。将业界主流的EDA设计软件引入实验教学环节，有利于学生毕业后很快适应岗位，尽快进入角色。

专业实验室配备了多台高性能Sun服务器、工作站以及60台供学生实验用的PC机。服务器中安装的Cadence 工具主要包括：Verilog HDL的仿真工具Verilog-X、电路图设计工具Composer、电路模拟工具Analog Artist、版图设计工具Virtuoso Layout Editing、版图验证工具Dracula 和Diva、自动布局布线工具Preview和Silicon Ensemble。

Cadence软件是按照库（Library）、单元（Cell）、和视图（View）的层次实现对文件的管理。库、单元和视图三者之间的关系为库文件是一组单元的集合，包含着各个单元的不同视图。库文件包括技术库和设计库两种，设计库是针对用户设立，不同的用户可以有不同的设计库。而技术库是针对工艺设立，不同特征尺寸的工艺、不同的芯片制造商的技术库不同。为了让学生在掌握主流EDA工具使用的同时对版图设计流程有准确、深入的理解，安排针对无锡上华公司0.6um两层多晶硅两层金属（Double Poly Double Metal）混合信号CMOS工艺的一系列实验让学生掌握包括从电路图的建立、版图建立与编辑、电学规则检查（ERC），设计规则检查（DRC）、到电路图-版图一致性检查（LVS）的完整的版图设计流程[5]。通过完整的基于设计流程的版图实验使学生能较好地掌握电路设计工具Composer、版图设计工具Virtuoso Layout Editor以及版图验证工具Dracula和Diva的使用，同时对版图设计的关键步骤形成清晰的认识。

以下以CMOS与非门为例，介绍基于一个完整的数字版图设计流程的教学实例。

在CMOS与非门的版图设计中，首先要求学生建立设计库和技术库，在技术库中加载CSMC 0.6um的工艺的技术文件，将设计库与技术库进行关联。然后在设计库中用Composer中建立相应的电路原理图（schematic），进行ERC检查。再根据电路原理图用Virtuoso Layout Editor工具绘制对应的版图（layout）。版图绘制步骤依次为MOS晶体管的有源区、多晶硅栅极、MOS管源区和漏区的接触孔、P+注入、N阱、N阱接触、N+注入、衬底接触、金属连线、电源线、地线、输入及输出。基本的版图绘制完成之后，将输入、输出端口以及电源线和地线的名称标注于版图的适当位置处，再在Dracula工具中利用几何设计规则文件进行DRC验证。然后利用GDS版图数据与电路图网表进行版图与原理图一致性检查（LVS），修改其中的错误并按最小面积优化版图，最后版图全部通过检查，设计完成。图1和图2分别给出了CMOS与非门的原理图和版图。

三、结束语

集成电路版图设计教学是电子科学与技术专业和相关电类专业培养应用型集成电路人才的重要环节，使学生巩固了集成电路电路原理、工艺和器件等理论知识，掌握了集成电路版图设计流程、方法和主流的EDA版图工具的使用，提高了学生的工程实践能力，同时培养了学生分析问题、解决问题的能力。随着集成电路飞速发展到纳米工艺，版图相关的新技术和设计规则不断涌现。因此，在今后的教学改革工作中，与时俱进，围绕先进的实际设计案例将课堂教学和设计应用紧密结合，构建集成电路版图设计的教学和实践体系，具有重要的意义。

参考文献：

[1]毛剑波，汪涛，张天畅.微电子专业集成电路版图设计的教学研究[J].中国电力教育，2012，（23）：52-53.

[2]陆学斌.集成电路版图设计[M].北京：北京大学出版社，2012.

[3]Dan Clein.CMOS集成电路版图――概念、方法与工具[M].北京：电子工业出版社，2006.

[4]R.J Baker.CMOS集成电路设计手册（第3版・基础篇）[M].北京：人民邮电出版社，2014.

集成电路版图设计的重要性篇2

[关键词]集成电路 教学改革 Tanner Pro FPGA

[中图分类号] G423.07 [文献标识码] A [文章编号] 2095-3437（2015）07-0165-02

集成电路课程是我院电子电气工程学院电子科学与技术专业的骨干课程，其与半导体物理基础、集成电路制造与工艺等课程共同构成了电子科学与技术专业微电子方向课程群。该课程旨在要求学生掌握坚实的模拟、数字集成电路的分析和设计方法，能够从事集成电路及系统设计、版图设计、芯片加工、芯片测试等方面的工作。

一、教学改革的起因

（一）人才培养目标错位

集成电路公司需求人才类型不一而同。如数字集成电路方面，包括算法设计、RTL、逻辑综合、布局布线、测试等;而模拟集成电路方面，包括电路设计、版图设计、DRC、LVS、生成GDSII、测试等。人才的需求既有高端也有低端。我院属于独立学院，以本科生培养为目标。独立学院的本科生无法与研究生竞争，相比于其他一本、二本院校也处于一定的劣势，在人才的需求端明显处于低端。然而本课程的培养目标却以算法设计、电路设计等高端人才需求为主，导致学生就业错位。

（二）实践性教学缺失

集成电路课程是门实践性很强的课程，但传统的教学过于重理论，而企业招聘，看中的是学生动手的能力，只知道一些公式、概念的学生，难以吸引企业眼球，造就了部分毕业生找不到合适的工作。

二、改革的思路

结合我院《南京理工大学泰州科技学院大学生主体性个性化教育培养方案》，在加强主体性，彰显个性化发展的目标下，坚持正确的人才培养目标定位很重要。因此，改革找准定位是关键。应在指导学生掌握系统集成电路框架知识的前提下，着力引导学生掌握集成电路制造、版图设计、RTL、逻辑综合、布局布线、测试等较基础的技能，使其具有一定的微电子工程实践能力和工程素养。

（一）弱化抽象理论

弱化抽象理论实质是定位的问题。集成电路，尤其是模拟集成电路，有过多公式的推导和抽象理论。理论的重要性在于集成电路的算法设计、电路设计等对于高端人才的培养尤为重要。而高端人才的培养明显偏离我院的培养目标。过多的强调抽象理论，不利于学生主体性的发挥。

（二）加强实践训练

该课程的教学定位于使毕业生有较高的工程素质、较强的实验技能和动手实践能力。实践训练中，引入Tanner Pro集成电路专用软件[1]和FPGA开发平台。利用课内实验和课程设计相结合，采用工程项目化管理模式有条件分级教学，突出学生个体化，挖掘学生潜能。

三、改革的具体措施

（一）改革课程体系

组建由模拟和数字集成电路、集成电路课程设计、FPGA系统设计三门课程构成的集成电路课程群。打通模拟集成电路、数字集成电路理论教学和实践环节，让学生在学中练，练中学。

1.课程合并

教学改革之前，集成电路课程由模拟集成电路设计和数字集成电路设计两门课程组成。两门课程分开教学，虽然能够更为详尽的讲解模拟和数字集成电路，然而知识点庞杂，知识量巨大，高于学生的接受能力，学生反响平平。因此，将模拟集成电路设计和数字集成电路设计两门课程合二为一，改为模拟和数字集成电路，选用王志功编著《集成电路设计（第3版）》教材。[2]该教材提供了集成电路设计从前端、版图、流片到封装测试的完整流程相关知识，并结合设计工具进一步强化了设计实例，具有难度适中，应用性强等特点。

授课过程中，注重和前期课程半导体物理基础、集成电路制造与工艺的知识衔接，避免知识讲解的跳跃性。在讲解集成电路材料、结构与理论章节和集成电路基本工艺章节时，引入视频教学，通过让学生观看教学录像、教学图片，形象地给学生展示制造集成电路的详细过程，避免纯粹语言授课的枯燥，提高教学效果，同时也解决了集成电路工艺线不适宜组织大量的学生进行实地参观的难题。在讲解模拟集成电路基本单元章节时，弱化放大器各项指标性能的公式推导，专注讲解电路工作原理，增强学生的感性认识，减轻学生学习的畏难情绪。

2.开设集成电路课程设计课程

学生能够熟练使用EDA软件，熟悉EAD软件开发设计的流程非常重要。开设集成电路课程设计课程旨在培养学生电路仿真、版图设计、布局布线等技能。该课程教学基于Tanner Pro实践教学平台。在实践教学的平台选择中，有Cadence、Synopsys等公司产品，但这些软件昂贵，使用成本较高。基于我院实际，本着经济实用性原则，最终选择了Tanner Pro实践教学平台。Tanner Pro软件是由Tanner Research 公司开发的基于Windows平台的用于集成电路设计的工具软件。该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。其中的L-Edit版图编辑器在国内应用广泛，具有很高知名度。

结合人才定位，该课程注重培养学生L-Edit版图编辑器的使用。L-Edit版图编辑器包含IC设计编辑器（Layout Editor）、自动布线系统（Standard Cell Place & Route）、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器（LVS）等模块，用于电路特别是模拟集成电路的版图设计。[3]

该课程包含基础性实验和综合性实验。基础性实验，充分发挥学生主体性，要求每个学生都必须完成。综合性实验，体现学生个性化，设置难度梯度及不同的侧重训练方向，学生可根据自身掌握能力和兴趣，自由选择。

3.开设FPGA系统设计课程

FPGA系统设计课程任务是讲解Verilog或VHDL语言，要求学生利用所学硬件描述语言，编写测试脚本文件，在FPGA硬件平台上进行软件测试。[4]该课程以我院“FPGA系统设计实验室”为依托。我院“FPGA系统设计实验室”设有多套FPGA硬件开发实验箱和逻辑分析仪，选用Altera公司CycloneII系列，能够满足一般的验证和测试要求。

在FPGA系统设计课程学习中，要求学生从基本的与非门芯片开始，再到复杂的总线接口芯片。利用FPGA硬件开发实验箱搭建测试平台，在QuartusII、Modelsim软件中，完成测试脚本文件的编写，通过逻辑分析仪或者示波器观察测试波形。

（二）改革考核体系

之前的考核模式，仅通过一张试卷来考查学生掌握知识的情况，缺乏全面性与科学性。因此将考核的重心从理论转向实践，变结果性考核为过程性考核。在授课的课程中，根据学生课堂的表现，特别是实践训练课程完成实验的情况，给学生打分。完成实验难度的等级越高，得分越高，从而激发学生学习的热情。

（三）加强学生就业引导

据相关部门统计，极少数集成电路设计专业的本科毕业生会从事集成电路高端设计方向相关工作。这是因为一方面本科生基本知识储备不够，更主要的原因是设置集成电路设计专业研究生课程的高等院校越来越多。[5]然而，随着集成电路产能的急速释放，以及EDA开发工具的发展，集成电路较低端设计的人才需求逐渐从研究生向本科生倾斜。集成电路版图、集成电路工艺以及集成电路测试等与集成电路设计相关的工作岗位对集成电路设计知识的要求较低。从事上述几个工作岗位若干年将有助于从事集成电路设计工作。就个人的长远发展而言，集成电路版图、集成电路工艺以及集成电路测试等工作岗位对于本科生而言更具有竞争力。因此，在学科专业讲座时，加强学生就业引导，避免就业时与高端人才竞争，找准自我就业方向。

同时，定期举办学术报告会，让学生了解集成电路产业的最新发展现状和发展趋势，了解相关人才市场需求，了解就业前景，从而激发学生的学习兴趣，充分调动学生的学习积极性。

四、结语

随着我国经济转型升级速度加快，集成电路产业的基础性、战略性、先导性的地位愈发凸显。党中央国务院高度重视集成电路产业，并于2014年6月24日正式了《国家集成电路产业发展推进纲要》，开启了国家集成电路产业的盛宴。在集成电路人才巨大需求的形势下，找准学生定位，强化理论与实践的结合，将有助于提升我院学生的竞争力。

[ 注 释 ]

[1] 李鸿强.以工程需求为导向的集成电路设计闭环教育研究[J].教育教学论坛，2009（44）：89-90.

[2] 王志功，陈莹梅.集成电路设计（第3版）[M].北京：电子工业出版社，2013.

[3] 李冰.两门集成电路课程的教学模式改革[J].电气电子教学学报，2009（3）：6-8.

[4] 吴文光.微电子专业集成电路设计实践课程的建设与研究[J].信息技术，2009（26）：10-12.

集成电路版图设计的重要性篇3

关键词： 电路版图设计； 电路分割设计； 厚膜混合集成电路； 厚膜工艺

中图分类号： TN710?34 文献标识码： A 文章编号： 1004?373X（2014）04?0118?03

Circuit layout design based on thick?film process

PU Ya?fang

（Shaanxi HuaJing Microelectronics Co.， Ltd， Xi’an 710065， China）

Abstract： The printed circuit board （PCB） technology is applied to circuit design generally. If it is combined with thick?film process， the circuit layout design， in which the complicated connection and many devices are mounted in its limited room， can be implemented. The outstanding advantages of the thick?film hybrid circuit were demonstrated by theoretical analysis of three defferent design schemes of circuit layout design. It is the unique one which can meet the requirement of the circuit design scheme. According to the boundary dimension requirement of the circuit， the circuit performance and device encapsulation mode were considered thoroughly， and the rationality and realizability of the design scheme were validated by reasonable circuit segmenting design and layout design. The outstanding superiority of thick?film process was reflected in the circuit layout design. The difficulty that the conventional methods for circuit layout design could not overcome was solved easily .

Keywords： circuit layout design； circuit segmenting design； thick?film hybrid circuit； thick?film process

0 引 言

随着电子技术的飞速发展，对电子设备、系统的组装密度的要求越来越高，对电路功能的集成度、可靠性等都提出了更高的要求。电子产品不断地小型化、轻量化、多功能化。除了集成电路芯片的集成度越来越高外，电路结构合理的版图设计在体积小型化方面也起着举足轻重的作用。

1 厚膜工艺技术简述

厚膜工艺技术是将导电带和电阻通过丝网漏印、烧结到陶瓷基板上的一种工艺技术[1]。

厚膜混合集成电路是在厚膜工艺技术的基础上，将电阻通过激光精调后，再将贴片元器件或裸芯片装配到陶瓷基板上的混合集成电路[2]。

厚膜混合集成电路基本工艺流程图见图1。

图1 厚膜工艺流程图

厚膜工艺与印制板工艺比较见表1。

2 电路版图设计

2.1 设计要求

将电路原理图（图2，图3）平面化设计在直径为34 mm的PCB板上（对电路进行分析后无需考虑相互干扰），外形尺寸图见图4。其中：序列号及电源为需要引出的引脚。

表1 厚膜工艺与印制板工艺比较

图2 原理图（1）

图3 原理图（2）

图4 外形尺寸图

2.2 设计步骤

2.2.1 分类清点电路中的元器件数量

分类清点电路中的元器件数量见表2。

表2 元器件数量

2.2.2 确定电路设计方案

根据电路原理图，对以下3个方案逐一进行分析：

（1） 方案1：在印制板上双面布线

简单计算一下各种元器件所占面积：贴片电阻电容：4.8×46=220.8 mm2；贴片二三极管：8.9×5=44.5 mm2；

贴片集成电路：77×3+72=303 mm2；贴片运算放大器：33.44×11=367.84 mm2；电 位 器： 38×4=152 mm2；晶振：16 mm2。

元器件的总面积：220.8+44.5+303+367.84+152+16=1 104.14 mm2≈11 cm2。

印制板的可利用面积（单面）：3.14×14.52=660.185 mm2≈6.6 cm2。

很显然，利用双面布局布线，印制板的面积远远满足不了设计的需要。另外，印制板为圆形，元件布局时面积的利用率更低。所以仅仅利用印制板的面积来进行平面化设计，理论上不可行。

（2） 方案2：印制板上安装双列直插式厚膜电路模块

采用厚膜工艺和印制板工艺相结合的方法进行布局布线。首先将电路原理图进行合理分割，确定要利用厚膜工艺进行设计的那部分电路，剩余部分电路则布线到印制板上。用厚膜工艺的电路，在陶瓷基板上采用双面布线，组装贴片元器件，可以增大布线的面积。然而，为了和印制板结合起来，双列直插式厚膜电路模块的引出端数目需求较多，采用最多的引出脚数量，也满足不了印制板与厚膜电路电连接的需要。

若采用裸芯片元件进行布线，则必须采用金属全密封封装。由于金属外壳的存在，导致基片的面积变得更小，模块的引出端数目随之减少。另外，裸芯片的电路只能采用单面布线，这样不能满足元件放置的需要，更不可能实现布线的需求。

所以该方案也不可行。

（3） 方案3：印制板上安装2个单列直插式厚膜电路模块

由方案1和方案2得知：

（1） 必须在印制板上安装厚膜电路模块；

（2） 采用2个单列直插式厚膜电路模块，且均采用双面布线。

2个单列直插式厚膜电路模块和1个双列直插式模块进行比较，虽然引出脚数目相等，但2个单列直插式电路比1个双列直插式电路的布线面积增大了1倍。对于圆形的印制板，将2个厚膜电路模块平行放置在直径上和与直径平行的最近位置，就可以保证厚膜电路模块和印制板之间的过渡线数目最多，且高度不会超过允许高度。经验证，这样的布局达到了厚膜电路模块和印制板上电路连接的需要，而且所有元件达到合理放置。

所以，方案3是可行的。

2.2.3 电路版图设计过程[3?4]

根据印制板外形尺寸的要求，2个单列直插式厚膜电路模块的陶瓷基片分别选用32 mm×16.5 mm×0.8 mm和30 mm×16.5 mm×0.8 mm两种，根据电路的工作原理，对2个电路原理图进行合理分割，可调元器件和大体积元件放置在印制板上，不可调部分分别放置在两个陶瓷基片上，经过合理布图，陶瓷基板上PCB图分别见图5，图6。

图5 厚膜电路1（正面和反面）

图6 厚膜电路2（正面和反面）

红色为一次导体，浅绿色为介质，深蓝色，红色为一次导体，湖蓝色为介质，为二次导体，其余颜色为厚膜电阻，紫色为二次导体，其余颜色为厚膜电阻，共有13个引出脚。共有12个引出脚。

将两个厚膜电路模块按照厚膜电路的工艺进行封装完成后，作为印制板上的两个元器件，将其与厚膜电路模块外的元件在印制板上进行布局布线设计，即可完成整个电路的版图设计，并达到了设计要求。整个产品的印制板装配图见图7。

图7中，W1～W4为电位器，X为晶振，J1和J2分别为两块单列直插式厚膜电路模块。C2为片式钽电容，U7为SO?8集成电路，R*为片电容，其余为引出脚。

图7 印制板装配图

3 结 语

在电路版图的设计过程中，充分考虑到调试的需要，将需调试的元件和体积较大的元件放置在印制板上，无需调试的小体积元件放置在厚膜电路模块里，使得仅利用印制板难以完成的布图任务因巧妙利用厚膜工艺集成而大大缩小了产品的体积，从而实现了复杂电路体积小型化的目的，而且使产品美观，调试方便。

厚膜技术从早期应用在航空航天、卫星通信等领域，发展到现在的汽车、家用电器、音响设备等工业领域，无不说明厚膜工艺技术有着很好的发展前景和实用价值。

参考文献

[1] 郑福元，周立飞，虎轩东.厚薄膜混合集成电路：设计、制造和应用[M].北京：科学出版社，1984.

[2] 吕乃康，樊百昌.厚膜混合集成电路[M].西安：西安交通大学出版社，1990.

[3] 崔玮.Protel 99 SE电路原理图与电路板设计教程[M].北京：北京海洋出版社，2007.

[4] 黄智伟.印制电路板（PCB）设计技术与实践[M].北京：中国工业出版社，2012.

[5] 潘长开，田学军，叶峰.基于SIFT算法的PCB板基准点匹配[J].现代电子技术，2012，35（12）：84?86.

集成电路版图设计的重要性篇4

关键词： 模拟集成电路；剖析调查；缩版设计

0 引言

电子产品的发展，得益于制造技术的进步——晶园厂旧线的提升、新线的不断涌现。但我们也看到在产能升级、产品繁荣的同时也促进了模拟消费类电路不断削减售价，尤其是量大的产品，出厂价一年不如一年已是不争的事实。这样迫使设计制造商不断寻找方法来改善芯片版图设计、工艺制造过程，以达到更好的控制成本降本增效的目的。不可否认，纵观国内模拟消费类电路市场，早些年国内设计生产商设计方法可以说95%以上属于仿制国外样品，给人的印象就是照抄。然而近年来，随着新生代尤其海归派的加盟，新设计公司雨后春笋般涌现。为了争夺市场，保持盈利，众多公司不得不抛弃传统仿制法，另辟蹊径走自己的路，使出各自招式，以开拓、创新手法将版本优化，如把元器件按比例规则缩小、布线单层改双层，翻新老版本来面对日益严峻的市场考验实现收入利润最大化。

传统仿制，赢市场获利润将变得越来越困难，因芯片成本占电路成本很大一部份，降芯片成本对于电路设计制造商而言就是利润、体现效益。缩版是创新，缩版设计将会越来越受到业界的重视，优良的电路缩小改进版本将会源源不断的登上电路创新舞台。

1 缩版策略

1.1 产品选择性

模拟消费类集成电路产品众多，五花八门，产品缩版要有选择性。因为缩版不同于一般的仿制，必将带来设计时间、人工成本的增加，并伴有加大投片的风险。对短、平、快的产品，批量小、生命周期比较短的产品，不适宜、不主张缩版；而对产量需求大，竞争剧烈，价格敏感，工艺支持、版图可缩，生命力长的产品最适用缩版。总之，市场是无情的，对产品要评估，做到心中有数，有的放矢，避免食之无味，弃之可惜的烦恼，该缩版的缩版，立项不犹豫。

1.2 支撑环境

产品的缩版是建立在工艺技术可行、环境支撑上的。象我公司4吋、5吋线设备不同，制备工艺，加工能力就不同。一个产品缩版首先就得决策部门根据综合因素评估决定产品走哪条线，然后根据加工能力确定版图设计规则。

1.3 技术可行性

1.3.1 线路图优化

从芯片表面观察，线路图整理过程中发现国外很多电路都存在有冗余部份的元件。如果把原来芯片上电路元件全部照搬到基片上，必将会浪费基片的面积。通过线路模拟、仿真，适当修改，合理取舍冗余元件对缩版有积极意义，其面积贡献值得关注。

1.3.2 结构、布局设计

1）压点、元件分岛。通常原版都考虑得较周全，缩版一般不轻易去变更。但有些随工艺变动后，如单层改双层，减少了桥岛例外。

2）双层布线优选。双层工艺虽然比单层工艺难度增大，生产成本增加，但它能有效的缩小芯片面积，并且芯片单位成本获取的利润贡献比工艺增加的成本更大，所以双层应列缩版优选。双层布线避免了桥岛的使用、桥电阻的引入，使布线设计方便、灵活，走线避免迂回，铝线得到优化，能更大地减少信号网走线的不利影响。

3）布局安排。模拟电路的布局结果对电路性能会产生直接影响。电路元件之间的相互关系诸如对称、靠近、远离，成组以及一些节点连线需特殊处理的因素等。要重点关注大信号元件、功放输出管的合理布置，充分考虑散热问题，地线、电源线串扰问题。

4）元件几何图形。电路的好坏由元件的性能来确保，而元件的电特性与其几何图形密切相关。图形缩小的规则宜按比例缩减为好，当图形类型较多时可适当归整。对输出管、缓冲管等，从功率、可靠性考虑不宜同小管子一样按比例缩小，缩减应保守些；要通过调查、参考管子Hfe/Ic变化趋势，结合峰值电流大小，确定管子面积，总之得留有余量。另外缩版电路元件纵向尺寸、横向尺寸都有不同程度收缩，对噪声的影响也要引起关注，从降低噪声设计考虑尽可能减少发射区周长面积比和基区表面宽度，电阻条宽宜宽些，有些矛盾要折衷考虑。

2 设计模拟讨论

近年来，公司在应对市场策略，运用缩版设计手段推出新品种、打市场方面取得了可喜的佳绩。通过缩版设计，使人们丰富了知识，开阔了视野，提高、增长了分析、处理应变能力，积累了不少经验，大批设计人员得到了锻炼。这里，通过一解剖调查实例，试图结合即将要进行缩版设计的一品种（CD2822）作一设计讨论。

2.1 电路解剖调查情况

表1 芯片面积比较

上表中可直观的看出国内厂家产品缩版一貌，也能闻出市场竞争的火药味。

2.2 Cd2822缩版的几点思路、想法

1）根据公司综合安排计划，认真论证目前4吋线工艺加工水平，确定CD2822C所用设计规则。

2）线路图选择。选择原版功能完整图为好。（国内商家情况：A公司（M代码）、C公司（YG代码，单层铝）均用原始线路图；B公司版图按原线路布元件，但铝版有二管弃连）

3）样板借鉴。经解剖、读图、分析多个版本，觉得B公司的版本设计风格最紧凑、活泼，芯片利用率高，可作为重点借鉴版本。（B公司版本具有创新、开拓性，勇气可敬。若无专利之虑，有成功先例，大胆借用。）

4）元件几何图形优化。小信号前置部份晶体管原则上按比例缩小，并适当合理归类，慎重处理好比例恒流源成组管的结构及比例关系（K336的处理方式本人认为有值得商榷之处）；大信号输出管面积宜采用保守缩法，取比“M”版大1/4～1/3，其发射区采取工字状，这对周长、面积有利，对开二铝通孔也方便。

5）布局、布线。由于我们安排上的是4吋线，技术支持的环境与B公司不同，设计规则有一定的差异，但在布局、布线上有可借鉴之处：第1、3脚保护管排在压点下；PN结电容排在4a、5压点下（若需更大些还可以4b、8也利用起来）；二输出地、二前置地均采取合二为一；主要地线布、电源线走中间。基片面积将得到充分利用（见附图）。

6）主要工艺技术。ρvg 0.8～1.0Ω·cm；Tvg 5～6μm；2～3μm套刻；对通隔离；离子注入；双层布线工艺。

3 结语

1）TDA2822产品自意大利SGS公司推出后，产品行销全球。进入国内，因其市场需求量巨大，销量也长久不衰，从而仿制的公司也众多。但价格已不可与往日相比，只能适者生存。面对严峻的市场，我们的现版本想赢利已显得力不从心，所以也只有走继续缩版，降低芯片的单位成本，增强竞争力。目前的缩版计划尽管我们将采取的设计规则比“M”版要大，但通过上面的分析，可以预见经过精心的、合理的设计后，我们能达到、也一定能达到其“M”版芯片面积的水平。更重要一点，领导决策放弃5吋上4吋，虽然芯片面积牺牲了些，但对调节、保证4吋线满负荷生产将发挥重要作用。

2）调研能发现最新动态，能更好的了解竞争对手。开展缩版评估，进行缩版设计在近一段时期内将是双极IC设计、制造商面对严峻收益挑战取胜之法宝。

附图：

作者简介：

集成电路版图设计的重要性篇5

关键词:低噪声放大器;CMOS;射频IC;Cadence

中图分类号:TP368.1文献标识码:B

文章编号:1004-373X(2009)10-008-03

CMOS LNA Design Using Cadence

XIAO Ben1,YIN Wei2

(1.Hunan Institute of Humanities,Science and Technology,Loudi,417000,China;

2.Yueyang Vocational Technical College,Yueyang,414000,China)

Abstract:With an example of 2.4 GHz CMOS Low Noise Amplifier (LNA),it is introduced that how to design the CMOS LNA using IC 5.1.41 of Cadence.First,example includes calculation of circuit parameters.And then,with the help of this calculation results,the schematic simulation,circuit layout and the post-layout simulation are completed.The simulation results show that the input and output networks matched well,but the noise performance decreased 3 dB because of the parasitic parameters.It is useful to the design of CMOS RF IC using Cadence,especially the CMOS LNA design.

Keywords:low noise amplifier;CMOS;radio frequency IC;Cadence

0 引 言

Cadence Design Systems Inc.是全球最大的电子设计技术、程序方案服务和设计服务供应商。它的解决方案旨在提升和监控半导体、计算机系统、网络工程和电信设备、消费电子产品以及其他各类型电子产品的设计。Cadence公司的电子设计自动化产品涵盖了电子设计的整个流程,包括系统级设计、功能验证、IC综合及布局布线、模拟和混合信号及射频IC设计、全定制集成电路设计、IC物理验证、PCB设计和硬件仿真建模等。Cadence 软件支持自顶向下(Top-down) 的芯片设计,是业界广泛采用的设计工具。该软件通过Library Cell View 三级目录辅助芯片设计[1]:

(1) 设计者为自己要完成的系统任务建立新的Library;

(2) 分析系统及其指标来确定系统的各个模块,每个模块对应于Library中的一个Cell;

(3) 每个模块的设计包括电路(Schematic) 设计和版图(Layout) 设计,两者密不可分,电路图与版图都是模块中的View。

同时,Cadence公司还提供设计方法教学服务,帮助客户优化其设计流程;提供设计外包服务,协助客户进入新的市场领域。垂直解决方案是Cadence为帮助IC设计公司迅速建立设计架构,并获得更短、可预测性更高的设计周期而推出的独具特色的整套解决方案,其目标是为了推动不同领域产品的开发步伐,设计锦囊(Process Design Kit,PDK)是其重要组成部分。“锦囊”通过将验证方式和流程与IP相结合的方式,更好地应对无线、网络和消费电子等不同领域在设计方面的挑战。通过采用“锦囊”,用户可将其宝贵的资源投入在差异化设

计而不是基础设计方面。

1 低噪声放大器电路设计

(1) 电路结构。

图1是此次实验中所用电路的完整电路原理图[2]。图中共源管M1作为主放大管,给电路提供足够的增益;共栅管M2用来减小M1的Cgd1引起的密勒效应以及增强整个电路的反向隔离性能;M3,Rref,Rbias构成偏置电路,以实现M1所需的直流偏置。对于输入/输出匹配电路,可以利用Smith圆图完成初步设计;然后利用Cadence软件套件中用于集成电路仿真的组件IC 5.1进行更加精确的电路参数调试。

图1 完整的电路原理图

(2) 电路设计。

设计中采用新加坡特许(CHRT)的0.35 μm RF CMOS工艺。电路工作在2.4 GHz,信号源电阻为50 Ω,M1的偏置电流取为5 mA。根据文献[3],通过计算可得CHRT 0.35 μm COMS工艺Cox的值约为4.6 mF/m2,根据文献[4,5]可以得到最优栅宽公式:Wopt1/3ωLCoxRS,计算得M1的最优宽度约为240 μm。根据公式RS=ωTLS,可得LS的值约为0.54 nH。根据公式CgS=(2/3)WoptLCox,得到CgS的值约为150 fF。将LS和CgS的值代入公式ωRF=1/(Lg+LS)CgS(其中ωRF为输入信号角频率),可以得到Lg的值约为16.2 nH。偏置电路中M3的尺寸和电流选为M1的1/2。

2 仿真与调试

(1)电路原理图仿真。

IC 5.1.41中用到的原理图编辑器是Virtuoso Schematic Editor。首先,在编辑器中输入图1所示的低噪声放大器完整的电路原理图。接着,为了完成电路仿真,得到所需的电路参数,还需要在模拟环境(Analog Design Environment)进行必要的设置,比如电路中用到的各个变量取值、S参数仿真(SP仿真)或者直流(DC)仿真的参数等。这些在软件的用户手册(Cdsdoc)以及一些相关的使用教程里面都有详细的说明,在此不再重复。

在必要的软件设置都完成之后,便可以顺利地将电路原理图转换成网表并仿真(Netlist and Run),从而得到感兴趣的电路参数,软件默认启动的仿真器是spectre。在此次的低噪声放大器设计过程中,主要关注电路的S参数、噪声系数FN。

为了将输出阻抗匹配到50 Ω,首先可以利用Smith圆图来完成输出匹配的初步设计。通过计算,本次设计需要在负载电路端并联一个电容Cout1,然后串联一个电容Cout2。通过调试,确定Cout1和Cout2的值分别约为180 fF和450 fF。

(2) 电路版图设计。

集成电路版图设计的重要性篇6

关键词：overlap 模拟退火算法 自动布局规划

中图分类号：TP391 文献标识码：A 文章编号：1007-9416（2013）12-0129-03

1 引言

随着半导体工艺的迅速发展，目前绝大部分芯片已经采用32nm及以下工艺进行设计。因此集成电路的集成度也越来越高，集成电路已经进入超大规模集成电路（Very Large Scale Integrated circuits）时代。 超大规模集成电路20世纪70年代后期出现，其主要用于制造存储器和微处理机。超大规模集成电路及其相关技术是现代电子信息技术迅猛发展的关键因素和核心技术。超大规模集成电路的研究水平已经成为衡量一个国家技术和工业发展水平高低的重要标志，也是世界工业国家竞争最激烈的一个领域。在VLSI中其集成度一直遵循着“摩尔定律”，即以每18个月翻一番的速度急剧增加，目前一个芯片上集成的电路元件数早已远超数亿个。如此迅速的发展，除了半导体工艺技术、设备、原材料等方面的不断改进之外，设计技术的革新也是重要原因之一。这一革新技术主要表现在全面采用了电子设计自动化（Electronic Design Automation， EDA）技术。因为集成电路发展到现在已经十分复杂，要在几十平方毫米上硅片上完成线条只有零点几微米的数以亿计门器件的整个电子系统设计，依靠手工设计是完全不可能的，必须借助电子设计自动化技术和工具集成电路的发展对EDA技术不断提出新的要求，以满足日益提高的设计需求；相应地，EDA技术的发展又使得集成电路设计向着更广（产品种类越来越多）、更快（设计周期越来越短）、更准（一次成功率越来越高）、更精（设计尺寸越来越小）、更强（工艺适应性和设计自动化程度越来越强）的方向发展一个典型的集成电路设计流程，几乎在其中的每个设计环节和整个设计过程都普遍用到CAD技术和工具。其中，版图规划是一个极其重要的设计环节，也是最费时的，并且版图的优劣决定了最终芯片的性能。该阶段的设计任务是根据逻辑和电路功能要求以及工艺制造的约束条件（如线宽、线宽距等），完成电路中单元的摆放和互连，最终形成设计的掩膜图。在版图规划中布图设置是很重要的一环。布图规划算法完成的任务是在满足各项电学和工艺要求的条件下，在给定区域内（或尽可能小的区域内）互不重叠地安置电路中的所有单元，并且尽可能好地满足单元互连的要求。超大规模集成电路的布局规划作为物理设计阶段的重要组成部分近年来受到了广泛关注，其质量直接影响后续布线工作的顺利完成，乃至最终影响到电路的性能，随着布局设计过程中各种新问题的不断引入，布局规划问题较原先更加复杂，也越来越难以解决。

2 目前现状

2.1 布局算法的提出

自动化版图设计实际是在有限的区域内，寻找出一个最优的摆放结果，不仅能够把所有的单元全部放入其中，并且为后续的布局布线提供最优的结果，使最终的芯片得到最好的性能。其对应的数学问题为对合法构形空间的搜索问题。VLSI物理设计中的布局、布线等问题是高度复杂的，且其中很多问题已被证明为NP-Hard问题。NP就是Non-deterministic Polynomial的问题，也即是多项式复杂程度的非确定性问题。而如果任何一个NP问题都能通过一个多项式时间算法转换为某个NP问题，那么这个NP问题就称为NP完全问题（Non-deterministic Polynomial complete problem）。经过前人的研究，布图规划已经被证明为是NP完全问题的数学模型。所以，布图规划是一个值得深入的课题。随着VLSI向深亚微米纳米不断推进，系统规模不断扩大，系统目标的多样化，问题空间维数随之剧增。传统的优化算法要么面临计算量爆炸（如穷举法、线性规划等），要么易陷入局部极值，无法接近全局最优解（如贪心算法等）。因此对各种新的智能优化方法的研究应运而起，先后提出了遗传算法、模拟退火法[11]等算法。各种方法各有千秋，但到目前为止，还没有任何一种方法可以有效地应用于解决VLSI物理设计中的所有问题。

对于布局规划中，特别是自动布局规划（master plan），通过对比相关算法，采用模拟退火算法。使用模拟退火算法我们可以较快的得出全局最优解。在用模拟退火算法反复迭代找出最优解时，会出现一些不可避免的重叠（overlap），这个时候我们要尽可能的消除它们，同时还要考虑模块间的距离（wirelength）以及通过的总线长（timing path）。模块间中心距离是我们布局最主要的约束条件，理论上我们要使它尽可能的小。因为在一块小小的集成电路板块中可能会有千万个单元（stand cell），它们组成了各个模块（module），为此，布局开始阶段模块在起始的温度下自由排列，随着温度的下降，当找到不错的排列组合时存档，继续寻找，直到达到最优解。模拟退火算法的基本原理是：跳出局部最优，亦称爬山解（（up-hill）当满足一定的条件时以收敛到全局最优。算法可以看成是随机和贪婪算法的结合。当然模拟退火有着坚实的数学基础，其对新解的接受概率是min{1，e-C/T}，其中C为代价函数的差，T为当前温度。开始当温度较高时，接受坏解的概率近似等于1，无论解的质量是好是坏，一律接受，可以看成是随机搜索。当温度足够低时，接受坏解的概率近似等于0，只接受好的解，可以近似的认为是贪婪搜索。在温度变化的过程中是一个从随机到贪婪的渐变过程[12]（图1）。

3 算法的改进

3.1 功能模块设计

4 运行结果与分析

对于以上改进算法的实现进行代码编写，并且在Linux操作系统开发环境下运行encounter软件，采用一组case进行实现，得到的结果如（图3、4）。

通过对实验结果的分析可以看出，改进后的算法是有效的，跟传统的布局规划相比布局线路wirelength优化了17.5%，overlap降低了12.1%，达到了实验预期的效果。

5 结语

本文主要通过对自动布局规划设计分析，提出了改进的模拟退火算法，并消除布局中不应产生的overlap。该算法中采用了自顶向下的结群策略，实验表明，该算法比较稳定，得出的结果好，适用性强。

参考文献

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集成电路版图设计的重要性篇7

关键词：HN911； MQ2；防火防盗；报警系统；仿真实验

中图分类号：TP29文献标识码：A文章编号：1005-3824（2013）05-0055-03

0引言

随着人民生活水平的提高，许多家庭拥有各种高档家电产品和贵重物品，然而火灾、偷盗现象屡见不鲜，给用户的财产造成重大损失。因此，报警系统越来越受到用户的亲睐，在安保方面得到广泛的应用。本文以HN911热释电红外线传感器模块和MQ2烟雾传感器模块为敏感单元，结合74LS148、74LS47等中小规模集成器件，设计了一种功能实用、成本低廉、抗干扰能力强、性能稳定、安装方便的防火防盗数码显示报警系统，在安保上完全能满足普通用户的需求。

1电路设计

该报警系统主要由信号采集单元、数码显示单元、声音报警单元组成。信号采集单元的布控点采集到烟雾（或者人体活动）的信息时，输出低电平信号，这时优先编码器进行信息编码，数码显示单元显示对应布控点的数字信息，同时触发声音报警单元电路工作，扬声器发出报警声音。

1.1信号采集单元

信号采集单元主要对烟雾、人体活动信息进行采集，由4个HN911热释电红外线传感器模块[1]、MQ2烟雾传感器模块构成。HN911热释电红外线传感器模块是一个将热释电红外线传感器、放大器信号处理电路、延时电路以及高低电平输出电路集成于一体的传感器件，具有灵敏度高、抗干扰能力强、耐低温及使用方便等特点。MQ2烟雾传感器模块具有信号输出指示，双路信号输出（模拟量输出及TTL电平输出），对液化气、天然气、城市煤气有较好的灵敏度，具有使用寿命长，稳定性可靠，快速的响应恢复特性等特点，适用于家庭或工厂的气体泄漏、液化气、丁烷、丙烷、甲烷、酒精、氢气、烟雾等监测装置。HN911和MQ2的引脚图分别如图1和图2所示，功能如表1所示。

图1HN911模块图2MQ2模块在信号采集单元中，4个HN911热释电红外线传感器模块的2脚分别接74LS148优先编码器的输入端D0―D4；4个MQ2烟雾传感器模块的2脚分别接74LS148优先编码器的输入端D5―D7。表1引脚功能

引脚HN911热释电红外线

传感器模块MQ2烟雾传感器模块1信号输出端，平时输出低电平，采集到探测信号时输出高电平接+5 V电源2信号输出端，平时输出高电平，采集到探测信号时输出低电平TTL高低电平输出端，平时为高电平，当采集到烟雾等信号时输出低电平3接+5 V电源模拟电压输出端，输出电压大小与烟雾浓度有关45接100 kΩ电位器

接100 kΩ电位器接地端――6接地――1.2声音报警单元电路的设计

555定时器[2]具有负载能力强和电源范围宽等特点，因此采用2个555定时器构成声音报警单元电路，如图3所示。当信号采集单元采集到信号后，触发声音报警单元电路工作，经过一定的延迟时间后扬声器开始发出声音。

1.3数码显示单元电路设计

数码显示单元电路如图3中数码显示单元所示，主要由74LS148优先编码器、74LS283全加器、74LS08与门电路[35]、74LS47译码驱动电路和七段数码管[6]构成。当信号采集单元采集到信号时，优先编码器进行编码工作（“000”到“111”），通过74LS283全加器进行加“1”运算，加法器输出“0001”到“1000”，通过译码器进行译码，七段数码管显示数字“1”到“8”。图3多路防火防盗数显报警系统电路图2电路模拟仿真

电路仿真说明：在Multisim10软件[78]平台上没有HN911热释电红外线传感器模块和MQ2烟雾传感器模块，因此在仿真时用8个开关代替。当开关拨向右时，74LS148的输入端与电源接通，表示信号采集单元没有采集到人体活动（或烟雾）信号；当开关拨向左时，74LS148的输入端与电源断开，表示信号采集单元采集到人体活动（或烟雾）信号。

图4表示防火防盗报警系统中第3个布控点有不法分子侵入，示波器上显示的波形表示扬声器发出报警声音。同理，如果七段数码管显示数字“5”到“8”时，表示烟雾传感器采集到烟雾信号，对应点有火灾迹象。图5所示为无不法分子侵入和无火灾迹象等时的仿真结果图，数码显示管显示“0”，示波器无方波波形产生，表示扬声器没有发出报警声。图4第3个布控点有不法分子侵入时的仿真结果图图5无不法分子侵入和无火灾迹象等情况时的仿真结果图

3结论

该“防火防盗报警系统”的设计从模拟仿真结果来看，完全能实现声音报警、数字显示的功能，具有成本低、功能实用，性能稳定，报警及数码显示准确，抗干扰能力强等特点。各项性能指标达到设计要求，电路安装方便，完全能满足普通用户的防火防盗报警需求。

参考文献：

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集成电路版图设计的重要性篇8

关键词：集成电路；噪声问题；探讨处理

中图分类号：TP212 文献标识码：A文章编号：1007-9599 (2011) 17-0000-01

The Noise Problem Study in Integrated Circuit Design

Tuo Yunfeng

(Wuhan University,Institute of Microelectronics and Information Technology,Wuhan430070,China)

Abstract:The development of integrated circuits in convenience to our lives,while also constantly improve their own.In integrated circuit design,noise has become an urgent need to address the problem.This article analyzes several common integrated circuit design in the form of noise problems and treatment for the relevant parties for reference.

Keywords:Integrated circuit;Noise problems;Treatment talking

大规模集成电路的不断兴起给人们带来的方便有目共睹，但同时其存在的噪声问题也是备受关注的。随着器件集成化缩小化的不断推进，噪声已成为一个不可忽视的问题。尤其近年来创新逻辑设计等先进技术的推进使得噪声问题从模拟混合信号领域延伸到纯模拟数字设计领域，导致噪音问题的进一步扩大化。因为当一个敏感电路接收比较弱的信号时，任何的数据都有可能跟其影响因素相关，而噪声恰恰是重要的一环，稍有不慎噪声可能影响整个敏感电路的工作和性能，更为严重的情况可能毁掉整个芯片。所以我们有必要对于集成电路设计中的噪声问题进行探讨，力争找到比较合适的办法避免噪声或者尽量将噪声降到不影响整个电路工作的范畴。虽然这是一个有挑战性的工作，但它却是一个非常有意义的工作。

一、关于衬底噪声问题的分析

一般而言，在设计混合信号集成电路中，不管是模拟电路还是数字电路，二者是处在同一个衬底上的。这种情况下衬底噪声将成为最大的问题。因为对于数字部分来讲，处在高频下将有大量的门电路呈周期性转换状态，而且从电源线上吸收尖刺电流，这些统统注入衬底将被比较敏感的模拟电路所吸收，最终可能会造成虚假信息，这就是衬底噪声的危害所在。

对于这个问题的解决方法可以从衬底的制作工艺和电路设计两方面来考虑。一方面，相对来讲低掺杂的衬底因为其电阻大，耦合小等优点更适合于混合信号芯片，降低其噪声影响。另一方面，现在工艺在外延层与衬底层之间嵌入薄的绝缘体，这样也减少了电路之间的耦合，解决衬底噪声的途径，最简单的方法就是在易受噪声影响的模块周围做一大圈姐弟的衬底接触，也就是在噪声路径上放上一些畅通的出口以消除噪声的随意传播，当噪声企图通过衬底从上面的模块离开时，首先遇到的是一个接地的衬底接触，由于这个接触是接地的，所以会把任何噪声电压和噪声电流都吸引到衬底接触那里。这种衬底接触也叫做保护环，保护环也可以防止一个器件注入的少子影响其他器件的工作。

二、关于连线引入噪声问题的分析

关于连接线引入噪声问题，笔者认为应该从版图设计和电路设计两方面努力。

（一）版图设计中的噪声问题处理

一般情况下，为避免噪声问题，我们在绘制匹配器件版图时往往要求不连接匹配器件的导线不穿过它们。如果非要背道而驰的话就要想办法用屏蔽层将走线跟匹配器隔开，并使得屏蔽线接地，这样可以避免内部敏感器件接收不必要的外部噪音。当然，如果一个敏感信号必须要屏蔽任何感染，那么它也可以选用这种方法。同时，这种接地方法的理念也是可以延伸的。假如有其他信号经由这个敏感信号，那么为了防止噪声可以在信号两边都做屏蔽线，甚至可以将其直接接地到一个金属屏蔽盒里，这样所有的干扰都不影响到这条信号线，噪声问题自然迎刃而解。

（二）电路设计中噪声问题的处理

首先，因为其供电信号线的传输信号比较频繁，所以噪声问题也较为常见。这就要求我们设计人员要注意在供电导线上接一些容值相对比较大的去耦电容，可以通过把电源线和地线交叠排列，形成寄生去耦电容，这么多电容合起来，完全可以实现降噪的目的。

其次，差分信号传输线也是一个比较受关注的话题。电路中常会出现这样一对导线，它们来自同一模块传递同样的信息，只是状态正好相反。在版图中通常把它们并行靠近着连接到另一个模块，当它们接近一条带有噪声的信号线时会同时耦合到噪声，每条导线上都会有噪声尖峰。而差分线会把这两个信号做差，就会减掉尖峰信号，得到清晰的高电平或低电平数据。事实证明这种设计方法有很强的抗噪声能力。

最后，在电路设计时还有一定的灵活性，我们可以设计时钟控制，让噪声模块和敏感电路模块在不同时间周期内进行各自的工作。这样也可以消除噪声对敏感电路的干扰，但是这样设计有一定的局限性，设计时要仔细考虑。

三、总结

综合全文，本文通过对集成电路中噪声问题的探讨，说明版图设计和电路具体设计对于整个集成电路降噪来讲是十分重要的。同时，作为一个工作人员，我们一定要重视电路中的噪声影响，在设计电路的过程中一定要把这一问题当作重要问题来考虑，只有这样我们在工作中才不会出现疏漏，设计出来的电路才具有实用性。

参考文献：

[1]闫冬梅,喻晶.集成电路设计中噪声问题的分析与处理[J].辽宁大学学报:自然科学版,2010,3