高速低功耗电路设计

摘 要：在现代集成电路设计过程中，怎样设计出高速低功耗的FPGA产品是需要考虑的最主要的两方面问题。本文结合以往实例，总结出一些具体的参考方法。

关键字：FPGA；高速低功耗； 方法措施

FPGA的功耗高度依赖于用户的设计，没有哪种单一的方法能够实现这种功耗的降低，如同其它多数事物一样，降低功耗的设计就是一种协调和平衡艺术，在进行低功耗器件的设计时，人们必须仔细权衡性能、易用性、成本、密度以及功率等诸多指标。

FPGA设计的总功耗包括静态功耗和动态功耗两个部分。其中，静态功耗是指逻辑门没有开关活动时的功率消耗，主要由泄漏电流造成的，随温度和工艺的不同而不同。静态功耗主要取决于所选的FPGA产品。

动态功耗是指逻辑门开关活动时的功率消耗，在这段时间内，电路的输入输出电容完成充电和放电，形成瞬间的轨到地的直通通路。与静态功耗相比，通常有许多方法可降低动态功耗。

为提高FPGA的数据处理速度及降低芯片功耗，逻辑电路设计应重点采用以下措施：

（1）采用流水线，降低芯片功耗，提高系统时钟。流水线是一种设计技巧，它在很长的组合逻辑路径中插入寄存器，寄存器虽增加了运算周期数，却能大大减少组合逻辑延时，提高整个系统工作频率。有流水线电路在占用资源略有增加情况下，工作速度是没有流水线电路的2倍多，可见，少量资源换来了芯片工作速度的成倍增加。

（2）按面积优化组合逻辑，减小组合逻辑的复杂性，从而减少组合电路需要的逻辑门数量，逻辑门数的减少，意味着芯片功耗的降低。流水线的使用已经保证芯片具有足够高的处理速度，各个寄存器间的组合逻辑不再以速度为优化目标进行设计，考虑到功耗要求，应以最少的逻辑门数实现该功能。

（3）以原理图描述功能模块的数据流，以VHDL语言的行为语句描述控制流。这种逻辑电路设计思想，充分利用原理图设计直观、形象和VHDL输入法简单明了的优势，既可以获得具有高效率流水线结构的同步电路，又能够大大缩短设计时间。

（4）在电路设计过程中，应使用“自底向上”与“自顶向下”设计相结合、“逻辑设计”与“功能仿真”交替进行的设计技巧，以保证逻辑电路的层次化、模块化以及功能的正确性。首先把逻辑复杂的功能模块，分割为几个相对简单的小模块；然后分别设计这些小模块，进行功能仿真，发现错误，修改设计，再仿真……，直到功能完全正确；再实例化小模块，组成功能复杂的大模块，依旧重复功能仿真、修改设计的过程；再实例化这些大模块，构成更上层模块……，最后获得功能完全正确的逻辑电路。

（5）在时钟网络上减少开关动作也可大幅降低功耗。多数可提供独立全局时钟的FPGA是分割为几部分的，若一个设计间歇地采用部分逻辑，就可关掉其时钟以节省功耗。最新FPGA中的PLL可禁止时钟网络并支持时钟转换，因此既可关掉时钟也可转换为更低频率的时钟。更小的逻辑部分能够潜在地使用本地/局域时钟来替代全局时钟，因此不必使用不相称的大型时钟网络。

（6）对易受干扰的设计而言，减少意外的逻辑干扰可大幅降低动态功耗。意外干扰是在组合逻辑输出时产生的暂时性逻辑转换。减少这种效应的一个方法是重新考虑时序设计，以平衡时序关键路径和非关键路径间的延迟。用户可在软件工具的帮助下应用这种方法，例如某软件可通过组合逻辑移动寄存器的位置，以实现平衡时序。另外一种方法是引入流水线结构，以减少组合逻辑深度，流水线还有助于增加速度。第二种方法对无意外干扰设计的效果不明显，相反还可能增加功耗。

方便快捷的精确功率估算工具，不仅有助于设计工程师对功率进行定量评估，同时也有助于加快产品设计进度。如果在初期功率评估工具和数据表中没有实际数据，设计工程师就不能在设计阶段走得更远。获取初期评估数据工具，可使设计人员在设计开始之前就进行功率估算。此外作为设计规划，工程师可将布局和布线设计加载到更精确的功率评估持续当中，从而得到一个更精准的功耗描述。最好的评估工具可使仿真文件无缝集成到电源工具中，因而能够获得开关功率的精确描述；若不能进行仿真，则该工具也能自动给出FPGA设计的评估参数。

参考文献：

[1]张天序等，基于FPGA技术的版间DSP高速数据通道链路口的设计。《微电子与计算机》，2004，（3）：34～36.

[2]赵忠文等，LVDS技术分析和应用设计。《指挥技术学院学报》，2001，（10）：90～93.