记发器信令系统软硬件架构设计改进

摘 要：为提高传统PSTN电话系统的兼容性及适应性，1号信令系统中的记发器信令部分需要改进硬件电路板相应设计架构，并且针对硬件电路重新设计软件架构。该文针对多路记发器信令接续的需要，设计基于DSP+ARM+FPGA的强大性能硬件架构，并提出记发器信令底层部分的软件设计思路及解决方法。

关键词：记发器信令 软硬件架构 DSP arm11 FPGA

中图分类号：TN929 文献标识码：A 文章编号：1672-3791（2015）04（c）-0019-01

1号信令系统是传统PSTN电话系统的重要信令组成部分。随着近年来通信技术的发展，出现了如VOIP等多种语音承载方式。基于经济社会各项指标的要求，现代电话系统需要不同年代不同层次技术的兼容及融合，这将导致1号信令系统中记发器信令的兼容扩展问题。如果保持原有系统的软硬件可继承，则需要设计相应的接口电路板与之适应。该文设计了DSP+ARM+FPGA硬件电路，并针对记发器信令系统中多路信令接续的需要，重新采用通用DSP芯片对记发器信令作软件设计，并提出了相应切实可行的解决方法。

1 硬件架构实现

硬件电路设计要考虑多方面的因素，如稳定性，可提升性，兼容性，成本等等。本文的硬件架构主要考虑适应性及兼容扩展性，如图1所示记发器信令硬件接口设计框图，记发器信号分为上层协议和底层硬件协议，信令上层协议采用ARM11实现，具体型号为Cortex-A8，底层的硬件协议采用DSP芯片，具体型号为tms320C6415，ARM与DSP之间的接互采用FPGA完成，具体型号为XC3S500E。

信号的外部物理接口为E1接口，可以按实际需要配置一个或者多个，E1接口芯片为mt9076，话音及记发器信令以模拟信号的方式进入，并以数字信号的方式输出到FPGA中，由于E1是时分复用信号，FPGA将相应时隙的信号通过mcBsp接口送给DSP，这里主要是话音信号及记发器信令信号。arm11主要解析1号信令系统中的线路信令及记发器信令上层部分，并将相关控制信息通过FPGA发送到DSP。

DSP芯片处理记发器信令的底层部分，这里有两个并行的工作，一个是接收并解析记发器信令数字波形；另一个则是与arm11进行交互，将解析的结果传给arm11及接收arm11的记发器信令编码，以生成记发器信令数字波形信号。特别指出的是FPGA为DSP，arm11，mt9076三者之间的桥梁。

2 记发器信令底层软件设计思路及实现方法

记发器信令信号的物理特征与DTMF极其类似，因此信号的生成及检测原理均可参考DTMF信号的生成及检测，考虑到DSP实现的实际情况会作相应的改进。

记发器信令信号生成方法为：首先制作完整的余弦表，为保证之后生成信号的精度，余弦表可采用1HZ频率的余弦函数生成。记发器信令的前向信号频率值与后向信号频率值是在6个固定频率中选取的两个，作为频率参数就可以分别生成两个余弦函数，这两个函数相叠加最终生成所需要记发器信令信号。需要注意的是，DSP生成的信号通常是以数据包的形式发送出去，且长度是固定的，因此为了保证不断生成信号在波形上的连续性必须每次保存当前包余弦信号的相位信息，且作为下一包余弦信号的初始相位。

记发器信令信号检测方法为：首先对数字信号进行包缓冲，一般而言可以是256个采样点，也可以是512个采样点，对一包的数据进行FFT变换，求取功率谱。因为谐波信号的频谱特征是十分明显的，在相应频点上会出现极大值。记发器信令信号在频谱上会出现两个极大的频点峰值，而其他频点的值都比较小。为了使查找峰值频率更加方便，需要对频谱值进行归一化及标准化处理，通常不及频谱峰值一半的值置零。在找出两个最大的频点后，利用频率值表反查，最终识别出接收的信令。

3 结语

基于DSP+ARM+FPGA的硬件架构性能及兼容性都很强，arm11具有极强的软件及操作系统的提升扩展性，FPGA具有硬件逻辑方向的提升性，而其中的通用DSP具有数字信号的强大算法处理能力，能够处理多路记发器信令且高效灵活。

参考文献

[1] 张云麒.通信网的信令系统[M].北京：北京大学出版社，2009.

[2] 杜海源，骆亚国.No.7信令系统[M].北京：北京邮电大学出版社，2009.

[3] 黄勇.中国一号信令专题[M].佛山：华为出版社，2005.

[4] 李利.DSP原理及应用[M].北京：水利水电出版社，2013.

[5] 周立功.arm嵌入式基础教程[M].北京：北京航空航天大学大学出版社，2009.

[6] 朱华生.嵌入式系统原理与应用基于ARM微处理器和Linux操作系统[M].北京：清华大学出版社，2012.