数字电路教学体系改革的研究

摘要：由于数字电子技术的高速发展，使得目前数字电路教学体系呈现出一种新旧教学体系更迭、拼接的模式，体系中的自洽来不及完善。这种现状与当前数字技术领域对人才的需求极不适应。本文从基于晶体管的设计、中小规模集成块的设计、HDL的设计等方面入手，通过对现有课程中不同部分的内容进行分析，提取适应发展的部分，尝试重新构成一个自洽的课程内容体系。

关键词：数字电路；教学体系；重构；设计

中图分类号：G642.0？摇 文献标志码：A 文章编号：1674-9324（2014）06-0165-02

一、概述

数字技术是近几十年发展最快的技术，其发展对人类社会产生着深远的影响。作为数字技术硬件基础的数字电路遵循摩尔定律，在几十年中经历了从分立电路到集成电路的设计历程，到现在已进入片上网络（Network on Chip，NoC）的阶段。从数字电路的晶体管电路时代，历经中小规模集成电路设计时代，到现在广泛采用EDA工具进行ASIC设计以及基于FPGA进行设计的时代，电路设计的每一步发展过程都产生过很多重要的设计思想及设计方法。这些设计思想及方法的累积构成了现在的数字电路教学体系。然而，由于新旧体系高速更迭，使得目前的数字电路教学体系呈现一种拼接的模式，整体内容缺少因果链接，电路的逻辑设计、功能设计和性能设计三方面脱节。这种现状与当前数字技术领域对人才的要求极不适应。要对现状有所改革，首先需要对数字电路各部分内容有所了解，从中提取适应发展的部分，重新构成一个自洽的课程内容体系。本文希望通过对现有课程中不同部分内容进行分析，在此方面进行一些尝试。

二、基于晶体管的设计

目前，数字集成电路采用的主要工艺是CMOS工艺，在这种工艺条件下，电路逻辑结构由MOS晶体管担任开关作用来实现。MOS晶体管分为PMOS和NMOS两种形式，分别用于传导高电平（1）和低电平（0），如图1所示。逻辑输入控制晶体管的栅极，连通的晶体管支路由电源或地为逻辑输出提供标准输出电平，如图2所示。在晶体管的相互连接中，NMOS的串联可以实现AND运算，并联实现OR运算，由此可以形成各种基本的逻辑单元，如图3所示，这些逻辑单元的进一步连接可以形成各种功能电路。

在目前国内外教材的分析中，对此类电子电路的评价主要集中于晶体管数量。如何在设计中减少晶体管的使用量成为设计的主要目标。基于这一考虑，在基本单元层次，发展了AOI电路结构，将“与-或”二级结构形成一个整体，晶体管数量只与初级与门输入的数量相关。在功能设计的层次，引入卡诺图对逻辑方程进行最小化，其目标也是通过减少初级门输入端的数量来实现晶体管数量的减少。上述设计方法能够非常准确地表达数字电路的逻辑体系实现，并能建立组合逻辑的卡诺图分析设计方法和时序逻辑的转移输出表的分析设计方法，为数字电路的规范化设计体系奠定了很好的基础，也构成了目前数字电路设计的理论基础。但在目前的教学体系中，这种设计方法只是将晶体管作为标准开关器件使用。由于缺少有效的评价体系，目前逻辑分析仅停留在简单电路的分析设计，在中规模功能电路的分析设计中，几乎没有采用这一体系。在VLSI的设计时代，对电路性能的评价主要表现为集成度（占用芯片面积、成本）、速度（最长延迟时间、最高时钟频率）和功耗（最大功耗、平均功耗）等指标上。要实现同样的功能，利用逻辑定理可以设计出很多不同结构的电路，最优化成为设计中的中心环节。而要实现这一目标，在基本逻辑结构形成的阶段就需要补充对于相关性能的描述模型。

三、基于中小规模集成块的设计

在上世纪70～80年代，为了应对数字技术的广泛采用，发展了以74系列为代表的各种中小规模集成块。不同领域的用户可以选用尽可能少的通用集成块连接形成电路，满足自己的特殊系统需求。为了使用上的方便，中小规模集成块在外型和I/O端口性能方面都进行了统一标准设计，其输入/输出特性由Data sheet详细规定，用户在使用时可以不忽略其内部电路工艺及逻辑形成方式，只根据设计要求选取对应功能块，根据端口特性设计外部负载连接电路。考虑到通用模块可能需要对模拟器件进行驱动，此类电路通常都配备了强大的对外驱动电路，导致集成芯片中主要部分为I/O部件，逻辑功能部分只占据了集成芯片的次要部分。为了增加模块的通用性，通常会在基本功能的基础上添加许多额外的控制/状态端口（与集成块的总体成本相比，这些添加几乎不增加成本，但能够带来市场上的好处）。由于电路的成本、速度、功耗主要由I/O部件及外壳决定，简单逻辑与复杂功能的模块在价格和速度上相差不大，用户倾向于选用复杂功能模块来构成电路（使用模块的部分功能），而不是选用基本逻辑部件构成电路，电路设计的主要目标成为选择最少逻辑块及最少连线进行设计，与逻辑设计基本脱离关系。在目前的教学体系中，关于逻辑单元静态与动态特性的讨论基本采用这种方式讲解；各种组合功能电路的设计和时序功能电路的设计（二进制计数器、移位寄存器等）都采用此类方式。由于目前的实验条件，以及学生创新活动中自己设计小系统的需要，中小规模集成块仍然具有重要的使用价值，相关内容也就构成了数字电路课程教学中功能设计的主体部分。然而，中小规模集成块作为一种集成度低下的分立设计，其高成本和低速度是其不可避免的缺陷。如何将相应内容与低层逻辑设计合理地结合，将电路性能的评价带入到对不同结构设计的选择上，是解决这一问题的关键。在ASIC设计中，不会无谓地设计不需要用到的所谓多功能扩展，对功能模块的教学改革应该首先着眼于基本功能的最佳实现方式，然后考虑在不同应用中的最佳扩展设计方式。目前基于多功能器件进行设计，利用其部分电路的设计方式对中小规模集成块是优化的方式，但对于片上设计就是一种浪费的设计了。

四、基于HDL的设计

随着计算机技术的广泛采用，数字集成电路的设计也进入EDA时代。HDL使电路的设计描述和仿真验证可以利用计算机工具进行，方便于层次化设计中信息的交流、保存、修改，有效提高了设计效率，降低了设计成本。同时，基于FPDA的设计也成为中间设计的主流方式。为了适应这种发展，现行数字电路课程中开始引入HDL语言的内容，并对各种功能电路的描述编程进行了足够详细的介绍。同时也对FPGA的基本结构进行了介绍。利用这些内容，学生能够方便地使用计算机系统开展各类数字设计，扩大了数字电路的应用教学，通过对设计的仿真也能够更好地理解电路性能与设计的关系，使学生对数字电路设计有更实际的理解，也便于开展课程设计和各种实验活动。HDL是一种硬件电路的描述工具，主要帮助仿真过程的自动进行。而目前关于HDL的教学中，很少将电路逻辑与性能的关系反映到语言描述中，使语言的描述沦为对电路功能的描述，失去了EDA工具的使用本意。对电路性能描述中比较容易的是对延迟时间（或时钟频率限制）的描述。若要进行这方面的描述，HDL必须基于最基本的逻辑单元，设计者应对各种基本部件的时间延迟以及连线负载带来的时间延迟有足够的了解。而电路的功能设计描述则必须基于这种带时间延迟的部件互连设计（结构设计的描述）。此点在目前的HDL的教学中应特别强调。同时需要注意到，这种仿真一定要在与综合无关的工具上进行。对设计集成度的衡量取决于电路设计的综合方式。目前，在EDA设计领域尚未建立一种统一的综合方式，不同的综合工具采用不同的算法结构，综合效率各有不同。虽然综合算法本质上是基于基本逻辑优化理论建立的，但其中涉及的各种数学理论很多，不是数字电路这门课程能够解决的。因此，本课程无法涉足综合领域，也难以将课程内容与综合工具得到的结果形成对应关系。如何将基本理论与综合算法联系起来，形成一个统一的系统，应该是数字电路课程未来一段时间的改革目标。目前，很多的免费EDA工具采用FPGA作为综合的基础，这种综合工具的优点是能够方便地得到所设计电路的评价（占用单元数量、延迟时间、时钟频率）。然而，由于FPGA设计的基础是4输入查找表（等价于4输入卡诺图的最小项和设计），在基本逻辑层次上可以认为未进行任何化简，集成度低、延迟时间长。同时综合工具会根据4输入查找表建立优化算法进行综合，由此将用户进行的结构设计思想抹杀，不利于课程内容的相互衔接。如果要理解其综合结构，就必须首先建立FPGA基本单元和布线方式的电路参数模型，然后在此基础上建立独特的综合算法。目前，本课程难以完成这一任务。

五、统一体系的思考

基于上述分析，可以看到目前数字电路面临的困境，也展现了建立一个统一体系的需求。统一体系应该以电路性能参数（集成度、速度等）作为评价模型，着重考虑ASIC和VLSI设计中的需求。评价模型应该由底层基本器件（晶体管）开始分析建立，继承现有体系中关于逻辑设计的思想，将性能评价延伸到逻辑模块和功能模块层次；逻辑层次的设计中，主要展现功能的不同结构实现方式，为电路设计提供灵活性；而在功能层次的设计中，则通过对不同结构的性能进行比较，确定电路的最佳形成方式。HDL的设计应该将速度的评价融入到电路结构的描述中，并通过仿真工具的应用使这一评价能够推广到大系统中，对同步时序设计提供支持。

参考文献：

[1]姜书艳，罗刚，吕小龙，邓罡，周启忠.片上网络互连串扰故障模型的研究及改进[J].电子测量技术，2012，35（4）：123-127.

[2]姜书艳，罗刚，吕小龙，金卫，谢暄.90nm和65nm工艺下片上网络互连串扰故障模型分析[J].电子测量与仪器学报，2012，26（3）：267-272.

[3]艾明晶.基于自动设计方法的数字逻辑课程改革研究与实践[J].实验技术与管理，2012，29（9）：151-155.

[4]张苹珍，王俊峰，仲涛.VHDL在数字逻辑电路设计中的应用方法[J].信息通信，2012，（5）：96-97.

[5]张丽杰，吕少中.QuartusⅡ软件在数字逻辑电路教学中的应用[J].软件导刊，2012，11（4）：199-200.

[6]曹维，徐东风，孙凌洁.基于CDIO理念的数字逻辑实践教学探索[J].计算机教育，2012，（12）：75-77.

[7]Frank Vahid. Digital Design with RTL Design，VHDL，and Verilog，A John Wiley & Sons，Inc.，Publication.2011：41-48.

[8]徐尚中，李靖.基于FPGA的数字逻辑新型实验方法研究[J].赤峰学院学报：自然科学版，2012，（17）：20-22.

基金项目：电子科技大学“985工程”之“优秀教学团队支持计划（本科生）”子计划“数字电路类骨干课程教学团队”，编号：A1098521-004。