一种电子系统认证芯片的物理设计

摘要:为了防止电子产品被非法克隆复制,本文对一款利用系统认证原理对电子系统进行保护的芯片FD310S进行了物理设计。该系统认证芯片是基于华虹NEC 0.35μm三层金属工艺,采用SoC Encounter时序收敛流程进行设计,进行了包括布图规划、时序驱动布局、静态时序分析和优化、时钟树综合和时序驱动布线等步骤,最终实现了时序收敛;并且在Virtuoso环境中对其中一个形状特殊的复用I/O Pad进行了电源环的连接。该设计成功通过了设计规则检查(DRC)和版图与原理图一致性检查(LVS)。

关键词:系统认证;物理设计;FD310S

The Physical Design of An Electronic System Certification Chip

LAI Song-lin

(College of Physics and Information Engineering, Fuzhou Univercity, Fuzhou, Fujian, 350108)

Abstract: In order to prevent illegally cloning of electronic products, the physical design of a system certification chip FD310S which protected the electronic system is introduced. Based on Hua Hong NEC 0.35 μm 1P3M technology, the timing closure design flow of Soc Encounter is used, including floorplan, timing-driven placement, static timing analysis and optimization, clock tree synthesis and timing-driven routing. After achieving timing closure, the connection between a special shape reused I/O pad and the power rings of whole chip are created in Virtuoso environment. The design has successfully passed the DRC (Design Rule Check) and LVS (Layout Versus Schematic).

Keywords: system certification; physical design; FD310S

1引言

目前,电子产品非法克隆、复制,所谓“山寨”现象普遍存在,例如数字机顶盒、GPS导航系统、智能手机等大众电子产品最易被克隆。一些专业的电子产品仿制公司可以根据客户所提供的样板和样机完成从电路PCB板的抄板、板上加密程序解密复制、功能样机制作、全套技术资料提取等服务。非法抄板复制严重损害了原创产品的利益,导致品牌受损,并造成行业竞争恶化,利润极低。

通常,技术人员采用软加密、硬加密或软硬件结合的方式来对所开发的系统进行保护。当今市场上已经存在的具有防复制、加密等功能的电子系统认证芯片有Atmel公司生产的具有多用途的AT88SCxx加密存储系列芯片,韩国NEOWINE公司开发的电子产品防复制芯片ALPU系列,上海芯正电子科技有限公司生产的XZ8802防复制加密芯片和深圳致芯微电子公司的防抄板嵌入式系统加密芯片DM2016等。

本文研究的系统认证芯片是基于ASIC设计流程,采用硬加密技术对系统进行保护。主机启动后或者程序运行到关键位置时,以传输随机密文方式与系统认证芯片进行通讯,认证成功后系统才能正常工作。系统认证工作流程如图1所示。由于系统认证芯片是基于ASIC进行设计,复制难度很大,因此可有效实现对电子产品的版权保护。

2系统认证芯片前端设计简介

该系统认证芯片主要由时钟模块、I2C通讯模块、密钥存储模块、密钥烧写模块、解密模块、控制模块等六个模块组成:

(1)时钟模块:产生40 MHz的内部时钟,供内部逻辑电路工作;

(2)I2C通讯模块:通过I2C总线与主机进行通讯;

(3)密钥存储模块:采用一次性可编程ROM(简称OTP),具有一次性可编程能力,产品设计者可以根据各种情况决定内部密钥的内容,一旦写入,不可读出,不可更改,具有很高的安全性;

(4)密钥烧写模块:完成密钥的写入功能,保证密钥的安全写入;

(5)解密模块:采用国际标准加密算法对接收到的密文进行解密;

(6)控制模块:控制以上各个模块的协调工作。

HDL级代码设计完成后,我们在功能验证成功的基础上,通过综合工具Synopsys Design Compiler,结合华虹NEC 0.35μm三层金属的工艺,编译成RTL代码,然后将RTL代码转换为门级网表,并导出后端设计所需的时序约束文件。

3系统认证芯片物理设计

在前端导出的门级网表的基础上进行该芯片的物理设计,实现从门级网表到GDSII的转换。物理设计采用Cadence公司的SoC Encounter 5.2平台,采用时序收敛设计流程,进行了包括布图规划、布局、时钟树综合、时序优化、布线等步骤,最终导出GDSII文件。

3.1 布局规划

该系统认证芯片共有2个硬核(Block),分别是OTP模块和时钟发生模块。I/O Pad共有8个,分别是一个电源Pad,一个地Pad,五个输入输出信号Pad,还有一个高电压(VPP)与普通信号复用的Pad(以下简称share_pad)。这是因最终的芯片采用的是8脚的封装,为了节省I/O口,选用了这种复用的I/O Buffer。它既用于为OTP提供12 V的编程电压(VPP),也可以作为一个通用信号I/O来使用。但是它的形状与正常I/O Pad不同,我们采用的其他I/O pad宽度为105μm,高度为191.88 μm,share_pad的宽度为215μm,高度为73.12μm,因此在后续工作中需要对其进行特殊处理(详见3.4节)。

在对芯片进行布局规划时,首先要确定Block的位置。原则上要将这些Block尽量靠Core的边界摆放,这样就可以预留出较大的空间给标准单元以及后续的布线。该芯片中包含OTP编程烧写安全控制电路,和复杂解密算法电路,电路连线很复杂,本文采用了三种方案来摆放Block,方案的实际指标见表1,布局规划结果如图2所示。

为适应封装要求,方案(a)采用长条形的内核形状,该方案在实际布线时很难布通。主要是因为我们采用的是华虹NEC 0.35μm三层金属的工艺,只有Metal1、Metal2和Metal3三层布线资源,水平方向走线的是Metal1和Metal3,垂直方向只有Metal2,垂直方向的布线资源比较紧张。因此,尝试采用扁平形状的内核,使垂直方向有更多的走线空间。方案(b)采用扁平形状的内核,将OTP模块放置在左上角,与时钟模块呈对角线放置,这样布局在内核利用率达71.55%后,在后续布线中顺利通过。另外参考文献[1]中提到逻辑电路的版图形状对布通利用率的影响,作者提出布线区域越接近正方形,布通率越高,因此,尝试采用方案(c),将OTP竖直放置在左边,使右边有完整的方块区域可以布线,结果显示,方案(c)是可行的,但其内核利用率达67.49%时布线通过,面积较大。

因此我们最终采用方案(b)。

3.2源规划

确定芯片的形状、面积后,接着进行电源规划。

首先,利用“Connect Global Nets”菜单命令,连接VDD、GND全局网络。接着对芯片进行静态(Statistical)模式下的功耗分析,设置时钟对应电路节点的翻转率(Toggle Rate)为0.2,系统时钟为40 MHz;在时钟树综合之后得到的芯片内核功耗为32.218 mW,分析电压为4V,因此需要的电流为32.218 / 4 = 8.0545 mA,另外OTP编程烧写时需要的最大电流为5 mA,因此芯片至少需要13.0545 mA的电流。

根据一般布线经验,宽度为1μm的金属可以负载1 mA电流的原则,电源环的宽度为14μm以上,本文设计了3组电源环,宽度均为10μm,水平方向为Metal3,垂直方向为Metal2,电源环总宽度为30μm,确保其可以满足芯片的功耗要求。另外,由于内核的扁平形状,为了降低水平方向的电压降,设计了两组Metal2的电源条,宽度为10μm。为OTP Block和时钟模块均加了一组Block 环,为Block供电,这样可以隔离其他信号的干扰(见图2(b))。

3.3 时序收敛设计

时序收敛在芯片物理设计中至关重要,是芯片物理设计必需达到的指标,以确保电路可以正常工作。本设计参照SoC Encounter的时序收敛设计流程,如图3所示[2]。

(1)时序驱动布局

在对芯片进行布局规划的基础上,采用时序驱动(Timing Driven)的方式来放置标准单元。工具会自动寻找设计中的关键路径,平衡其建立时间(Setup)的约束,预先为这些关键路径留足布线空间,提高关键信号线的可布通性[3]。

(2)时钟树综合

时钟信号在物理设计中的实现结果被形象地称之为时钟树[4]。时钟树结构可以减少由于不同路径之间的长度差别而导致的时钟偏差,它是在时钟路径的起点(根节点)和最终到达的寄存器时钟输入端(叶节点)之间插入专用的时钟缓冲器,起到平衡根叶时钟相位差、减小时钟偏移和传输延迟的作用[5]。

(3)静态时序分析与优化

在时钟树综合之前,必须解决Setup的违规,这就需要在布局之后对电路进行静态时序分析和优化。互连线的RC参数提取和延时计算是静态时序分析的前期工作。时钟树综合前的时序分析类型是Setup,即在时钟作用前沿(或后沿)到达前,同步输入信号必须保持稳定的那段时间以使信号不至于丢失[4]。若设计中存在Setup违规,则需要进行时序优化。

时钟树综合之后的时序分析类型是Setup和Hold。Hold要求在时钟作用前沿(或后沿)到达后,同步输入信号必须保持稳定的一段时间,以使信号能被成功地锁存。若存在时序违规,需要进行时序优化。

详细布线后仍要进行时序分析。此时常用的时序优化方法是原地优化(IPO,In-place Optimization),例如,挑选并替换驱动能力大小不一样的逻辑单元(Re-sizing);复制一个逻辑单元去分担负载(Cloning);添加“缓冲器”(Buffering)或用缓冲器去替代两个反相器等方式[4]。

(4)时序驱动布线

采用时序驱动布线策略,布线器在布线时会考虑每条路径的时序延时、每个单元的驱动强度以及最大电容和最大传输延迟的限制,以保证时序违规尽量少;并且布线器在时序关键路径会尽量避免迂回绕道使连线尽可能短。

3.4 版图后续处理

完成布局布线后,通过Encounter环境下的Connectivity和Geometry的验证后导出GDSII文件。将生成的GDSII文件导入Virtuoso环境进行版图的修改。

由于本文前面提到的share_pad的高度与其他I/O Pad的高度不一致,所以它无法将Pad内部的电源环连成闭合回路,未连接前的情况如图4(a)所示。我们采取的解决方法是将share_pad的GND和VDD分别与旁边Pad内部的电源环进行连接。首先,将share_pad两旁原先填充的I/O Filler删除,留出一些空间来进行GND和VDD的连接;然后用Metal2和Metal3来实现share_pad的GND和VDD之间的连接,并且打上通孔Via2(连接Metal2和Metal3);接着用Metal1来连接Pad内的其他信号,使之连成环。连接结果如图4(b)所示。

3.5 物理验证

将修改后的版图导出GDSII文件,在Mentor公司的Calibre环境下进行设计规则检查(DRC)和版图与原理图一致性检查(LVS)。

设计规则是以器件的特征尺寸为基准,根据制造工艺水平及考虑其它因素,制定出一整套关于各掩膜相关层上图形自身尺寸及图形间相对尺寸的最小允许值。DRC是检查版图中各掩膜相关层上图形的各种尺寸,保证无一违反规定的设计规则[6]。该设计DRC检查到的错误是ME2.i_2,是由于两条Metal2距离太近引起的。定位到DRC错误的位置后,发现是因为Via1(Metal1和Metal2层的通孔)和Via2重叠在一起,导致工具计算金属线间距时是按着通孔的宽度来计算的。解决办法是将Via1和Via2拉开一段距离,并在它们之间用Metal2进行连接。

在进行LVS检查之前,先要在版图的相应位置用金属层标注各个Pad的名称,并且在正确位置标注电源、地的名称。另外,还需要用“v2lvs -v DESIGN_TOP.v -o DESIGN_TOP.cdl -s0 GND -s1 VDD”命令生成cdl格式的Spice网表,并且在生成cdl网表前头加上包含华虹NEC标准单元和I/O单元以及所用到Block的spi文件的命令,例如:“.include ./hh_spi/cz6h_std.spi”。经过相应的处理后,设计成功通过LVS检查,并参加了华虹的MPW流片。

4结语

本文主要研究了应用于电子产品保护的系统认证芯片FD310S物理设计的过程,设计基于华虹NEC 0.35 μm三层金属工艺,采用SoC Encounter时序收敛流程进行设计。设计过程中,对其中一个高压复用的特殊管脚进行了处理,解决了由于管脚高度不同电源环无法连成环的问题。本设计成功通过了Calibre的DRC和LVS物理验证。系统认证芯片的最终面积约为6.5 mm2。考虑相关测试信号的使用,本文成功流片后封装成SOP18管座,如图5所示。

参考文献

[1] 张颖, 潘亮. 芯片版图面积的设计优化[J]. 中国集成电路, 2006(7): 57-60.

[2] Cadence. Encounter timing closure guide[M/DK]. CA: Cadence Design Systems, Inc., 2005:8.

[3] 刘辉华. 超深亚微米SOC芯片布局布线实现[D]. 成都: 电子科技大学, 2006.

[4] 陈春章, 艾霞, 王国雄. 数字集成电路物理设计[M]. 北京: 科学出版社, 2008.

[5] 王伟, 刘成, 侯立刚, 等. 光栅测量系统芯片后端物理设计与实现[J]. 微电子学, 2007, 37(4): 579-583.

[6] Fontanelli A, Arrigoni S, Raccagni D, et al. System-on-Chip (SoC) Requires IC & Package Co-Design and Co-Verification[C]//IEEE. PROCEEDINGS OF THE IEEE 2002 CUSTOM INTEGRATED CIRCUITS CONFERENCE, May 12-15, 2002, Orlando, FL. New York: IEEE, 2002: 319-322.

作者简介

赖松林,现为福州大学讲师。主要研究方向为IC设计。