基于点对点架构TCON的研究与设计

摘要：随着NS以及三星公司新一代液晶显示器驱动接口标准，第三代接口将开始取代RSDS接口。对新一代基于点对点架构的PPDS以及WiseBus技术进行了研究，并利用FPGA设计了一种基于点对点架构的TCON芯片。仿真测试和硬件测试结果表明，该TCON系统实现点对点的驱动方式。

关键词：驱动电路；点对点；FPGA

中图分类号：TN27文献标识码：A

A Novel TCON Based on P2P Architecture

LI Cong, ZHENG Xue-ren, LIU Han-hua, LV Xiao-chen

(Institute of Microelectronics of South China University of Technology,

Guangzhou 510641, China)

Abstract:As the NS(national semiconductor) corp. and Samsung corp. distribute their new generation TFT-LCD interfaces, the RSDS(reduced swing differential signaling) interface will be replaced by the 3rd generation interface in future. Base on the research of the new interface technology-PPDS(point-to-point differential signaling) and WiseBus, this paper proposes a point-to-point architecture of TCON(timing controller), and realizes it on the FPGA. The testing result shows that the TCON can communicate by a point-to-point method.

Keywords：driver circuit；point-to-point；FPGA

引言

在液晶显示器中，TCON（timing controller）与CD（column driver）之间的传信号输方式主要有两种:一种是总线架构的传输方式，另一种是点对点架构的传输方式。随着液晶显示器的尺寸不断增大、彩色数字信号位数的不断增加、刷新率不断提高，以RSDS为代表的总线传输方式已经显现出其不足之处。以NS（national semiconductor）公司的PPDS（point-to-point differential signaling）以及三星公司的WiseBus为代表的点对点的传输方式，因适合高分辨率信号高速传输，逐步成为大尺寸TFT-LCD电视的主流传输方式。

本文在对PPDS以及WiseBus分析的基础上提出了一种基于点对点的TCON系统架构，并利用FPGA实现了一种点对点架构的液晶显示控制电路。

1RSDS、PPDS以及WiseBus

图1所示为目前仍广泛使用的RSDS总线架构[1]，其主要特点是所有CD（column driver）共用一条总线，并且总线宽度会随着颜色深度的增加而呈线性递增。例如，当色彩深度是6bit时，则需要9对线的总线宽度；当色彩深度上升至8bit时，则总线宽度需要升至12对线。由于RSDS架构的数据总线过于密集，使得EMI问题非常突出，导致了RSDS架构难以提高其传输频率，因此越来越成为液晶显示技术的瓶颈。

为了解决RSDS总线的不足， NS公司提出了PPDS专利技术[2-4]，如图2所示。PPDS的特点是在TCON与CD之间的数据传输方式上采用了点对点的传输方式。相比RSDS总线架构，PPDS架构的数据线减少了许多，因此可以较好地解决EMI问题，提高传输频率。所以基于点对点架构的PPDS技术更适应未来大尺寸TFT-LCD发展的需求。

图3所示则为三星公司的WiseBus专利技术[5~7]。与PPDS相比，WiseBus虽然在TCON与CD的连线方式有所不同，但实际上WiseBus技术在本质上与PPDS一样，也采用了点对点的传输方式。因此也适应了未来大尺寸TFT-LCD发展的需要。

2TCON系统设计

液晶显示系统中，每个CD（列驱动器）接收相应列的像素数据。RSDS技术由于采用总线架构，所有CD都挂在同一条总线上，因而每个时钟周期内只能有一个CD接收数据。TCON将每一行的像素数据按从左到右的顺序依次发送到总线上，各个CD接收相应列的数据即可。而点对点的传输方式要求每个时钟周期内所有的CD都接收其相应列的像素数据，因此TCON必须将每一行的像素数据分割成几个部分，如图4所示。然后将这几部分的数据同时发送到相应的CD。

其次，由于TCON与每个CD之间只用1对差分信号线传输数据，因此每个时钟周期只能传输1bit的数据。而输入TCON是8bit的RGB数据，所以必须将输入的RGB数据处理成1bit的数据流。

最后，在TCON与CD的通信过程中，除了传输像素数据外，还需要传输控制CD状态的控制信号，例如POL、INVERT及SHL等信号。然而在RSDS架构中，这些控制信号的传输都需要额外的数据线。为了进一步减少数据传输线，可以利用传输像素的数据线传输这些控制信号。具体的方法是在传输像素数据信号之前先传输一个长度为16bit的Header，并将控制信号放置于Header的相应位置。

根据上述的设计思路，本文设计了一种基于点对点架构的TCON控制系统，其总体框架如图5所示。该系统大体可以分为5个大模块，它们分别是：Datain模块、Line Buffer模块、Dataout模块、Timing Control模块以及Package模块。

2.1Datain模块的设计

Datain模块的作用是将输入信号转成特定格式的数据流及时序控制信号。这里输入Datain模块的是符合VGA标准的信号，包括R、G、B三基色信号以及Vsync和Hsync同步信号。

首先，输入的R、G、B三路信号经过并串转换整合成一路数据流（DataStream），并输出至Line Buffer模块中暂存。显然DataStream的时钟频率必须为VGA信号时钟的3倍，即 Fdatastream=3×Fvga。

其次，Datain模块还要为Line Buffer模块产生写地址W_addr以及写允许W_en信号，用以对输入至Line Buffer模块的DataStream数据进行存储控制。

最后，场同步信号Vsync以及行同步信号Hsync被处理成De和Vsync_m信号输出给Timing Control模块，以便对后续模块的时序进行精确地控制。

2.2Line Buffer模块的设计

Line Buffer模块将输入的数据暂存，同时将每一行的数据进行分块处理，见图4。假设TCON接有N个CD，就需要将行数据分成与之对应的N个部分，因此Line Buffer模块共有N个输出。值得注意的是，这里的N应该是一个可调的参数。待每一行数据分块处理完毕后，则N个部分的数据同时输出。可以得出，Line Buffer模块每一Part的时钟频率为： Fpart=Fdatastream÷N。

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2.3Dataout模块的设计

TCON与每个CD之间是通过一对差分信号线进行串行传输的，也即每次只能传输1bit数据。而输入Dataout模块的数据是并行数据，因此在Dataout模块中必须将输入的信号进行并串转换，使其成为1bit的串行数据输出。由于RGB数据在之前可能经过Gamma校正查找表将颜色深度扩充为10bit甚至更高，因此在这里假设扩充后的颜色深度为K bit。又设串行数据的时钟频率为 Fbit，因此：Fbit=K×Fpart。

另外，在处理输入数据的同时，Dataout模块还要利用计数器产生R_addr读地址信号，并输出给Line Buffer模块，以读出Line Buffer模块中存储的数据。

2.4Timing Control模块的设计

TCON除了要与CD进行数据传输之外，还需要传输行场同步信号给CD和RD（row driver）以便使得三者协同工作。Timing Control模块通过对从Datain模块输入的De和Vsync_m信号进行时序上的处理，产生Sp_v和Sp_h两个时序控制信号输出至CD以及RD以实现此目的。

此外，Timing Control模块还通过输出R_start时序控制信号至Dataout模块，以通知Dataout模块在什么时候可以开始读取Line Buffer模块中的数据。

2.5Package模块的设计

如前所述，为了进一步减少TCON与CD之间的连线，在传送每一行数据之前先要传送带有控制信息的header。Package模块的功能就是产生控制CD状态的控制字，并将这些控制字置于header中。

3验证与FPGA实现

3.1软件验证

通过硬件描述语言VHDL对上述5个大模块进行编程，并利用QuardusII对各个模块进行功能以及时序验证。各模块的功能及速度均满足要求后，则将所有模块合并成一个TOCN系统，并做最终验证。图6给出的是整个TCON系统时序仿真的结果波形。

图中iclk1，iclk2均为50MHz的外部输入晶振时钟，clr则为系统复位信号。R、G、B以及Vsync和Hsync则分别为外部输入VGA图象的数据信号以及场行同步信号。

输出信号包括了lvds_out0～lvds_out7以及sp_v与sp_h。其中lvds_out0～lvds_out7为TCON与CD之间的数据传输接口，本系统中假设与TCON连接共有8个CD，因此对应有8个数据输出接口。sp_v和sp_h则是时序控制信号，用以与CD、RD协同工作，使得液晶显示器能够正常输出图像。

3.2FPGA实现

采用Altera公司Cyclone系列FPGA的EP1C6芯片对图5的电路进行设计。输入的VGA信分辨率为1，024×768，刷新率为60Hz，像素时钟频率为65MHz。由于数据输入速率以及内部数据处理速度并不一致，因此各个时钟域所需要的时钟均由外部的50MHz晶振通过FPGA内部的PLL（锁相环）得到。

在设计中，假设外接8个CD，即每个CD负责1/8个屏幕，因此每个输出端只负责输出1/8屏幕的图像数据。输出数据经过另外编写的一个decoder将串行数据变换成VGA格式，通过FPGA开发板上的VGA接口接入LCD显示器。图7a为输入信号的图像，图7b则为经过TCON处理后输出的图像。由于decoder只将一个CD数据变换成VGA格式，因此只有1/8屏幕有图像显示，其余7/8屏幕均显色为白色。

4结束语

第三代点对点驱动技术是大尺寸、高分辨率TFT-LCD显示器的合理选择。通过对PPDS以及WiseBus技术的研究，利用FPGA实现点对点架构的TCON系统，并构建测试环境对TCON系统进行功能验证和测试，测试结果表明设计的TCON系统满足要求。相信随着研究的继续深入，功能的进一步完善，将会对下一代液晶驱动技术有莫大的帮助。

参考文献

[1] RSDSTM "Intra-panel" Interface Specification [S]. National Semiconductor Corporation, Revision 1.0, May 2003: 1-15.

[2] R. McCartney, M. Bell. A Third Generation Timing Controller and Column Driver Architecture Using Point-to-Point Differential Signaling [C]. SID Symposium Digest, 2004: 1566-1599.

[3] R. McCartney, M. Bell, Sue Poniatowski. Evaluation Results of LCD Panels Using the Point -to-Point Differential-Signaling Architecture [C]. SID Symposium Digest, 2005: 1692-1695.

[4] Il Kwon Chang, Yong Weon Jeon, Jang Sub Lee. A current-mode interface cascade on cog(CiCC) for TFT-LCD system [C]. IEEE ISCAS, 2004: I837-I840.

[5] Il Kwon Chang, Yong Weon Jeon, Jang Sub Lee. A Pseudo-differential Current-mode Interface with Point-to-point Cascade Bus Architecture(WiseBusTM) for Large Panel LCD System[C]. Symposium on VLSI Circuits Digest of Technical Papers, 2005:230-231.

[6] Il Kwon Chang, Yong Weon Jeon, Jang Sub Lee. A New Interface WiseBusTM for Large LCD TV Applications [C]. SID Symposium Digest, 2005: 1689-1691.省略。

注：本文中所涉及到的图表、注解、公式等内容请以PDF格式阅读原文。

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