基于状态机伪码快速捕获的研究

摘 要:在扩频通信系统中,长伪码序列的快速捕获是一个关键问题。针对传统捕获方法捕获速度慢、消耗资源多的缺点,提出一种基于状态机的新型伪码快速捕获方法,介绍了状态机伪码快速捕获方法的原理并在FPGA上实现了快速捕获。仿真结果表明,和传统的串行捕获方法相比,该算法在不降低捕获速度的基础上消耗更少的资源。 关键词:扩频通信; 快速捕获; 状态机; FPGA

中图分类号:TN966文献标识码:A

文章编号:1004-373X(2010)15-0074-03

Research on Fast Acquisition Method Based on State Machine Pseudo Code

La Zhi-guo, REN bo

(Computer and Information Department, Luoyang Institute of Science and Technology, Luoyang 471023, China)

Abstract: The fast acquisition of long pseudo code sequence is a key problem in spread spectrum communication system. A new pseudo code fast acquisition method based on state machine is proposed for solving the slow acquisition speed and more resource consumption of the conventional acquisition method. The acquisition principle, the design and FPGA implementation of the new acquisition method are introduced. The experimental results show that the method has faster acquisition speed and less resource consumption.Keywords: spread spectrum communication; fast acquisition; state machine; FPGA

收稿日期:2010-03-12

扩频通信是指用来传输信息的射频带宽远大于信息本身带宽的一种通信方式,窄带宽的信号通过与宽带宽的伪随机码进行作用而实现扩频,扩频系统能带来30 dB以上的信噪比改善,使干扰的影响减少了1 000倍以上。它对抗干扰影响具有重要作用,而且扩频通信还将带来一系列革命性的影响。 最容易理解的扩频通信方式就是直接序列扩频,简称直扩(DS)。所传送的信息符号经伪随机序列(或称伪噪声码)编码后对载波进行调制。伪随机序列的速率远大于要传送信息的速率,因而调制后的信号频谱宽度将远大于所传送信息的频谱宽度。为了增强信息的保密性,通常要增加伪随机码的周期长度以增加被破解的难度,因此,伪随机码的周期长度不能太短。在直扩系统中,伪随机码快速准确的捕获一直都是研究的重点和难点之一。常见的捕获方法有串行和并行捕获两种[1-2]。

1 串行捕获

串行捕获的原理图如图1所示,首先在本地端产生一个与扩频端相同的伪随机码,把收到信息序列与本地产生的伪随机码码序列做相关运算,由于伪随机码有尖锐的自相关特性,因此只有两个码序列相位一致时才有高的相关值输出。接收信号与本地伪随机码进行相关后的相关值送人门限比较器进行比较,若低于某一设定门限,就控制本地伪随机码发生器移动一个相位,再次让本地扩频序列与接收扩频序列相关、比较,直至┝礁霆相位保持一致,然后启动跟踪步骤使两个序列保持相位一致[3-4]。这个过程要通过两序列相关检测与积分累加判决来完成。由于滑动相关法要做大量的相乘累加运算,滑动有可能遍历整个周期长度,因此相位滑动搜索速度较慢,平均捕获时间较长。如果伪随机码相位服从均匀分布,相位一次移动半个码片,则采用串行捕获的时间的数学期望是伪随机码的周期长度P。

图1 串行捕获原理图

2 并行捕获

并行捕获的基本原理如图2所示:假设伪随机码的周期长度为P。如果在接收端用2P个本地伪随机码,相邻两个伪随机码序列相位间隔为半个码片,即Tc/2时间,其中Tc为一个码元的时间。让收到的信息序列和各个本地伪随机码分别同时做相关运算,哪个相关器的输出最大,哪个相关处理器的本地序列与接收序列的相位最接近,也就找到了本地序列的同步相位,实现了信息序列的捕捉[5-6]。在并行捕获中,只需要半个码片的时间就可以得到信息序列的相位,捕获时间大大缩短。如果想提高捕获的精度,还可以设置更对的本地伪随机码,相邻伪随机码序列的相位差更小,则捕获的精度更高并且不增加捕获时间。这种捕获时间的缩短是靠增加设备的复杂性而获得的。当伪随机码序列周期较大且捕获精度要求较高时,电路设备量过大。

图2 并行捕获原理图

3 FPGA串行捕获实现

利用Altera公司的Quartus Ⅱ软件,采用原理图和VHDL语言相结合的方法来实现伪码快速捕获电路。整个过程中采用层次化设计,即先对各个模块进行具体设计仿真,再由这些功能模块组合成整个系统的设计方法。数字下变频的功能是从输入的高速数据流中去除载波,将其下变频为数字基带信号。假设要处理的信号就是经过数字下变频处理的数字基带信号。首先设计一个m序列产生器来产生伪随机码,再用┮桓霆串行捕获电路来检查收到的伪随机码的相位,当本地码序列的相位和收到的码序列的相位比较一致时输出捕获成功信号表示捕获成功[7]。该系统的顶层文件如图3所示。

图3 串行捕获电路顶层文件构成图

图3中左边第一个模块为m序列产生器,用来产生伪随机码,为了方便演示结果,采用阶数较低的生成多项式为X4+X+1,生成的序列为000100110101111,周期为P=15。中间的模块中有个固定相位的伪随机码序列,把收到信息序列与本地产生的伪随机码码序列做异或运算并将异或结果输出,右边的模块对异或结果进行判决,当异或结果中‘0’的个数大于门限值时就认为捕获成功,输出捕获成功信号。仿真结果如图4所示。

图4 计数器捕获结果仿真

从仿真图中可以看出,经过一段时间后输出管脚gout输出捕获成功信号。图中bus1是异或结果总线,clk是时钟信号。该系统消耗资源如图所示,从图5中可以看出共消耗33个逻辑单元。

图5 串行捕获电路资源消耗图

4 FPGA状态机捕获实现

文献[8-10]分别介绍了大步进、匹配滤波器、双层循环等新的捕获方法,但这些方法实现都比传统的捕获方法复杂,这里介绍一种基于状态机的捕获方案。状态机捕获电路伪随机码仍采捕获电路中的m序列,伪随机码序列周期为P,状态机就有P个状态,一个状态中码元个数是由以下方法确定,相邻N个码元为┮桓霆状态,将整个码序列遍历一遍没有重复状态的最小的那个N即为一个状态中码元个数。本例中将具有15个码元的序列中相邻4个码元作为一个状态。每接收1个码元,一个状态就有可能跳向另一个状态(特殊情况跳向本身),跳到某个固定状态时输出一个结束信号,由结束信号出现的早晚来确定输入码序列的相位。状态机的仿真结果图如图6所示。

图6中clk是时钟信号,out1是捕获结束信号,rst是重启信号。从图中可以看出,经过几个周期,输出管脚out1输出结束信号,由重启信号和结束信号之间的时间决定输入码序列的相位。该系统消耗资源如┩7所示。

图6 状态机伪码捕获结果仿真图

图7 状态机捕获电路资源消耗图

从图7中可看出,状态机捕获电路共消耗19个逻辑单元,比串行捕获电路消耗资源少。

5 结 语

提出基于状态机的伪码快速捕获方案,介绍了捕获的原理,利用 Altera公司的QuartusⅡ软件,采用原理图和VHDL语言相结合的方法来实现伪码快速捕获系统。同时还实现了传统的串行捕获系统。通过两个系统的仿真比较,验证了状态机捕获电路的正确性。仿真结果表明,状态机捕获电路捕获速度与串行捕获电路相差无几,但消耗资源比串行捕获电路要少。系统软件都下载到康芯公司的EP2C5T144C8硬件开发板中,实验结果和仿真结果完全相符,证明了该方法的可行性。

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