数字幅频均衡功率放大器的设计

摘 要:本数字幅频均衡功率放大器基于时域均衡原理,以现场可编程逻辑器件(FPGA)为处理核心,由前置放大电路、带阻网络,数字幅频均衡电路、功率放大电路等模块组成。

关键词:数字幅频均衡 FIR滤波器 互补推挽放大器

中图分类号: TQ153文献标识码:A 文章编号:1007-3973 (2010) 03-083-02

1方案设计

1.1幅频均衡算法的设计

采用线性滤波器。相对于自适应滤波器而言,以无限冲击响应(IIR)和有限冲击响应(FIR)为代表的数字滤波器属于经典滤波器,它滤波的频率是固定的,不随时间变化。设计时需要知道输入信号的特性,并据此设计滤波器的参数,确定幅频均衡电路的输出特性。有限冲激响应FIR滤波器在整个频率范围内均可提供精确的线性相位,而且总是可以独立于滤波器的系数保持BIBO稳定,因此将FIR滤波器作为设计首选。

1.2功率放大电路的设计

采用互补推挽放大电路。互补推挽放大电路由两个极性相反的MOS管组成,音频输入信号作用于两管的基极。当信号处于正半周时,NMOS管工作在导通状态,输出正半周信号,而PMOS管处于截止状态;当信号变化到负半周后,原先导通的NMOS管截止,而原先截止的PMOS管进入导通状态,信号由PMOS管输出。最后信号在负载上合并为一个完整周期波形。推挽电路的效率优于70%,但是要求两个MOS管放大性能相近,否则将出现明显失真。

1.3系统总体设计方案

本系统由前置信号放大电路、带阻网络、包含A/D、D/A和FPGA的幅频均衡器和功率放大电路组成,其总体框图如图1所示。系统工作时,输入信号首先由前置信号放大电路放大,再经过带阻网络对固定频点的信号进行衰减,然后信号进入幅频均衡器,均衡器的A/D对模拟信号采样,之后用FPGA对采样数据进行数字处理,实现幅频均衡,最后由D/A将数字信号转为模拟信号。末级功率放大电路对输出信号进行功率放大,并输出至负载。

2理论分析及参数计算

2.1前置放大电路的设计与计算

前置放大电路要求在输入信号vi的电压有效值小于10mV时,放大倍数不小于400倍。题目要求增益固定,因此直接采用OPA211和OPA604级联放大。OPA211是TI公司的一款低噪声( )、低功耗、精密运算放大器,当G=100时,GBW=80MHz;OPA604是TI公司的一款低失真(0.0003% 在1kHz),低噪声的运算放大器,GBW=20MHz。OPA211构成511倍前级同向放大器,OPA604构成2倍放大电路,因此总增益为1022倍,输出端接600 电阻,满足输出阻抗要求。经测试,该电路在20Hz~20kHz范围内信噪比大于50dB,性能优越。

2.2功率放大电路的设计与计算

功率放大电路采用互补推挽的形式。前级运放采用AD811,这是一款宽带,低噪声、低失真、高摆率的运算放大器,用其隔离前后级电路,同时将信号放大2倍。并将AD811的输出信号驱动两个极性相反的MOS管,当信号正负变化时,两个MOS管轮流导通,最后输出完整的波形。调整电位器的阻值,改变MOS管驱动电压和静态工作点,使输出信号最佳。

3数字幅频均衡电路的设计

数字幅频均衡器将带阻网络的输出信号量化采样后,对数字信号进行幅频均衡,补偿带阻网络的衰减,再将处理后的信号经过D/A后转为模拟信号,当以10kHz输出信号幅度为基准时,使20Hz~20kHz以内的电压波动幅度小于.5dB。

数字幅频均衡电路的核心器件为FPGA,并需要A/D,D/A对信号采样和转换。前级带阻网络的输出信号波动大于10dB,所以A/D的输入范围要大,位数尽量高,以满足数字滤波器的精度要求。根据奈奎斯特定理,采样率至少为40kHz,但采样率太大会使数字滤波器的阶数很高,所以实际采样率设为100kHz,每周期至少采5个点。用LTC1606作为采样A/D,该芯片是16-Bit,最大采用率为250ksps的高精度模数转换器,其电压输入范围为0V,功耗只有75mW。D/A同样要求位数尽量高,使重建后的波形逼近真实信号。且速度至少大于40ksps。

4数字处理算法的设计

记理想状态下带阻网络(bandstop)的传输函数为 Hbs( )。实际的测量得到的带阻网络特性曲线H’bs( )如图5,在10kHz时信号衰减为-9.8dB,在700Hz处衰减为-21.2dB,差值为11.4dB。但实际电路使用的元件并非理想值,参数的变化改变了带阻网络的传输特性,使实际电路的幅频特性 | H’bs( )|与理论值|Hbs( )|存在一定差距。

数字均衡器作为一种反向补偿电路,它的频率响应与前级带阻网络的频率特性相反,补偿后的频率响应稳定不变,其频率响应Hbp( )实际上类似一个带通网络(bandpass),且满足

| H’bs ( )||Hbp( )|=k(k为常数,此处设k=1)(1)

当|Hbp( )|满足(1)式时,就能保证带阻网络和幅频均衡器组成的网络在通带范围内的幅频曲线保持平坦,如图1所示,幅频均衡电路补偿了带阻网络的衰减。

图1带阻网络幅频特性

但带阻网络实际的传输函数H’sp(r)非理想值,无法用简单的方程表示,所以在得到带阻网络幅频曲线的部分抽样点后,利用MATLAB,由|Hbp(r)|=1/| H’sp(r)|,得到均衡器幅频特性Hbp(r)部分离散点,如图5所示,再使用MATLAB的曲线拟合工具箱cftool,就能得到近似的Hbp(r)曲线。

当确定了幅频均衡电路的幅频特性曲线后,该曲线即为FIR滤波器的幅频响应。一般的FIR滤波器的系统函数为:

(3)

根据FPGA的资源与实际的幅频特性,设计为1500阶的FIR滤波器,该滤波器占用43个M4K单元,带内最大波动小于为.25dB,现有的EP1C12Q240C8 FPGA的资源足够。

使用MATLAB的firpm函数得到其系数。firpm函数采用Parks-McClellan算法来计算最优滤波器的系数。 Parks-McClellan算法应用切比雪夫定理和remez迭代算法,通过加权切比雪夫算法,设计FIR滤波器,并利用remez算法,使设计的滤波器与理想滤波器之间的加权误差最小。该函数返回值为相应的的最优等波纹滤波器的系数。

由于A/D的有效位数为16Bit,所以FIR滤波器的系数也设置为16Bit,据此设计的乘累加寄存器共有33位,最高位为符号位。再将得到的系数代入FPGA冲激响应h[n]中,并与输入信号卷积即得到均衡后的信号。

5 系统总体电路和软件的设计

前置信号放大电路采用OPA211和OPA604对输入信号进行固定增益放大,放大总增益为1022倍,电路的-1dB带宽可达20Hz~20kHz,信噪比优于50dB。带阻网络根据题目提供的电路搭建,在以10kHz输出的正弦信号幅度为基准时,在700Hz的频率点达到-11.4dB的最大衰减,超过了题目要求。数字幅频均衡器由FPGA构成的最小系统、A/D、D/A三部分组成。模数转换器LTC1606采集到数字信号后,送入FPGA内的幅频均衡模块进行数字信号处理,其中,幅频均衡模块为一个1500阶的FIR滤波器,时域信号在FPGA内做卷积运算,计算结果由数模转换器DAC904再转为模拟信号输出,完成幅频均衡功能。最后一级电路为功率放大模块,该功率放大模块采用互补推挽放大电路,使用运放和外部分立的MOS驱动管搭建,当负载为8R电阻时,效率为65%,输出功率为13W。

参考文献:

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