一种新型宽频域全数字锁相环的研究与设计

摘 要： 针对传统锁相环研究中电路结构复杂、鉴相精度不高、锁相范围窄等问题，提出一种新型全数字锁相环。与传统锁相环相比，鉴相模块中的时间数字转换电路能将鉴相误差转换为高精度数字信号，一种双边沿触发的数字环路滤波器取代了传统的数字环路滤波器的电路结构，采用可变模分频器来替换传统的固定模分频器。 应用EDA技术完成了系统设计，并采用 QuartusⅡ软件进行了系统仿真验证。仿真结果表明：该锁相环锁相范围约为800 Hz～1 MHz，系统锁定时间最快为10个左右输入信号周期，且具有锁相范围大、精度高、电路结构简单和易于集成等特点。

关键字： 全数字锁相环; 时间数字转换电路; 双边沿触发数字环路滤波器; 系统仿真

中图分类号： TN710?34 文献标识码： A 文章编号： 1004?373X（2015）02?0118?03

Research and design of a novel all?digital phase?locked loop working in broadband domain

LIU Dan?dan， SHAN Chang?hong， SHENG Zhen， LI Feng?hua

（ College of Electrical Engineering， University of South China， Hengyang 421001， China）

Abstract： In view of complex circuit structure， inaccurate phase detection precision and narrow phase?locked range of the traditional phase?locked loops （PLL）， a new type of all?digital phase?locked loop is proposed in this paper. Compared with the conventional ones， the time?to?digital conversion circuit in the phase detection module can transform the phase detection error to high?precision digital signal. Therefore， the traditional digital filter with loop structure is replaced by the double?edge triggered digital loop filter， and a variable modulus frequency divider is adopted to take the place of the classic fixed mode frequency divider. The system design is fulfilled by means of EDA technology while its simulation verification is implemented with QuartusⅡ software. The simulation results show that the locking range of the phase?locked loop is within the frequency from 800 HZ to 1 MHZ， and the lock?in time is about 10 times of the input signal cycles. In addition， it has the characteristics of broad phase?locked range， high accuracy， simple circuit structure and easy integration.

Keywords： all?digital phase?locked loop; time?to?digital conversion circuit; double?edge triggered DLF; system simulation

0 引 言

锁相环电路是一个使输出信号与输入信号在频率和相位上同步的电路，它是一个闭环控制系统。由于锁相环的优良性能，它已成为各类电子系统中不可缺少的基本部件。全数字锁相环与相比模拟锁相环，其具有一切数字电路特有的显著优点，即参数稳定，抗干扰能力强，集成度高。全数字锁相环还解决了模拟锁相环中VCO的非线性，鉴相器不精确，部件易饱和以及高阶环不稳定等难题[1?2]，因此全数字锁相环得到了越来越多的应用。

对数字锁相环而言，随着设计方法的不同，其性能差别很大。文献[3?4]提出一种具有自动变模控制的快速全数字锁相环，其数字滤波器模数可以根据鉴相误差的大小进行自动调节，不但提高了锁相速度，也很好的克服了捕捉速度与抗噪声性能之间的矛盾。但是由于设计方案中的滤波器部分采用的是比例结构的滤波器，所以相位输出会存在静态误差。文献[5]提出一种基于时序状态转移逻辑的数字鉴相器，提高了鉴相准确性，采用比例积分结构的环路滤波器消除了锁相误差，但是没有解决锁相环路受固定中心频率制约的问题。文献[6?7]采用可变模分频器代替了脉冲加减电路使得中心频率可变，增宽了锁相环路的带宽，但是环路滤波器采用比例结构，仍然存在相位输出存在静态误差的问题。文献[8]提出一种具有比例积分结构和前馈鉴频环节的可变模ADPLL，使得该ADPLL具有锁相速度快、范围大、稳定性好，相位输出无静差等优点。但是该设计方案中，鉴相部分的时钟频率较低，使得量化误差大，鉴相精度不高。同时存在比例积分结构的滤波器电路结构较复杂，电路延迟时间较长等问题。

针对上述分析，本文提出一种基于双边沿触发的环路滤波器的新型全数字锁相环。该ADPLL鉴频模块加入时间数字转换电路，能有效地提高鉴相精度;数字环路滤波器采用的是双边沿触发的比例积分结构，在消除输出信号相位稳态误差的同时简化了电路结构。同时，采用前馈测频模块与可变模分频器，使得锁相范围增大，锁相速度提高。整个系统采用VHDL语言编程设计，使用Quartus 软件对系统设计进行编译和仿真验证。

1 全数字锁相环的结构与工作原理

本文所提出的新型宽频域锁相环主要由检测电路、时间数字转换电路、测频模块、双边沿触发数字环路滤波器和可变模分频器构成，其结构框图如图1所示。检测电路通过检测输入信号u1和输出信号u2的上升沿进行工作，输出相应的相位差以及超前或滞后标志信号;时间数字转换电路把检测电路输出的相位差转换成高精度的数字值;测频模块检测输入信号的频率值并生成频率控制字实时调节数字滤波器的参数。环路滤波器对时间数字转换电路的输出进行相应的运算操作，并生成比例积分控制信号。DCO则根据比例积分控制信号来自动调节输出信号的频率以实现环路锁定。下面将对其中的几个主要模块的原理进行相应的介绍。

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图1 提出的ADPLL系统框图

1.1 数字鉴相器

本系统检测电路中采用的是双D触发器数字鉴相器[2]，其由双D触发器、RS触发器构成。其中双D触发器通过对输入与输出信号上升沿的检测，产生脉宽正比于输入/输出信号的相位差信号，RS触发器则判别并产生相位极性。与其他鉴相器相比，双D触发器鉴相器的特点在于可同时具有鉴相与鉴频的功能。

相位误差量化电路由时间数字转换电路（TDC）实现，TDC是测量时间的一种常用电路。传统的锁相环对于鉴相误差的处理是通过对鉴相器中加入与非门，鉴相误差脉宽作为开门信号，让系统时钟通过，得到相位误差序列，即相位误差的数字量化信号。因此为满足一定的锁相要求，锁相环必须采用较高的时钟频率来实现。由于计数器在高速的翻转过程中很容易因不稳定而产生“亚稳态”效应，所以普通的计数器技术已经很难满足越来越高的时间分辨率的要求，而时间转换电路能将时间间隔直接转换成高精度的数字值，以实现较高的时间分辨率，从而提高鉴相精度。在本文ADPLL设计中，TDC可把检测电路检测出的相位差量化成高精度的数字信号，并送数字滤波器滤波进行相应的运算处理。其原理框图如图2所示。<E：＼王芳＼现代电子技术201502＼Image＼45t2.tif>

图2 时间数字转换电路原理框图

其中CLK为高频时钟信号，CLKS为置位时钟信号。置位模块控制整个TDC电路的置位动作;环形移位寄存器和编码器组成系统的细计数器部分;通用计数器作为系统的粗计数部分，决定电路的时钟测量范围;输出逻辑电路将细计数部分与粗计数部分的输出组合为最终的系统输出。在初始状态时，环形移位寄存器中的P7节点为高电平，其他节点（P6～P0）都为低电平。电路工作时，高频时钟上升沿使得高电平在8个电路节点中循环出现，故在测量时间结束时，由当前电路节点的状态便可得知系统所经历的高频时钟脉冲数量。编码器对当前的节点状态进行编码并作为细计数部分的输出。由图2可知，通用计数器只在环形移位寄存器P7节点的上升沿出现时才进行计数，计数周期为高频时钟周期的8倍，完成从低位到高位的进位计数。输出逻辑电路则是将粗计数部分与细计数部分组合成总的计数值，形成整个时间数字转换电路的最终输出信号[9]。

1.2 双边沿触发的数字环路滤波器

数字环路滤波器的主要作用是抑制噪声及高频分量，调节环路相位的校正速度和精度。传统比例积分结构的数字环路滤波器需要一个周期性复位可逆计数器，以实现比例部分的运算操作，一个不可复位计数器来实现积分部分的运算操作，以及一个加法器将两个计数器的值相加作为滤波器的输出。两路计数器的加减方向则是由数字鉴相器输出的超前或滞后标志信号来控制。周期性可逆计数器部分相当于比例环节，不可复位计数器部分则相当于一个理想积分环节。而本设计方案提出的双边沿触发的数字环路滤波器，只需要一个数据选择器和一个累加器即可实现相同的功能。其原理框图如图3所示。这个累加器在输入信号的上升沿到来时累加积分部分的数值，在输入信号的下降沿到来时对比例部分的数值进行运算[10]。由此可见，双边沿触发的环路滤波器与传统的环路滤波器具有相同工作频率和相同的系统传输函数，但是却能有效地简化电路结构以及减少电路延迟时间。

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图3 双边沿触发的DLF原理框图

1.3 测频模块与数控振荡器

测频模块是通过在输入信号的高电平期间对系统时钟脉冲计数来实现，得到的输出数值近似表示了系统时钟与输入信号频率之间的倍数关系。在本系统设计中，测频得到的数值赋值给双边沿触发数字低通滤波器的积分模块作为初始值，可大大加快系统锁频锁相的速度。

本文的数控振荡器部分采用的除N计数器式数控振荡器，其分频系数来自环路滤波器的输出参数N，除N计数器对系统时钟进行N分频，得到ADPLL的输出信号。由于环路滤波器的初始值与前馈鉴频值有关，所以最快可以在一个输入周期内锁定频率。

2 全数字锁相环的设计与仿真验证

根据图1所示的ADPLL的结构框图，采用自顶向下的模块化设计方法，用VHDL对全数字锁相环的各个部件分别进行编程设计，最后对系统做综合设计，并对该系统设计进行了仿真验证。图4为利用QuartusⅡ软件所设计的新型宽频域锁相环的系统顶层电路图。

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图4 新型宽频域全数字锁相环的系统顶层电路图

新型宽频域锁相环的系统仿真结果如图5～图8所示，其中clkin 为系统时钟 ，gclk为TDC的高频输入时钟，u1为系统输入信号，u2为系统输出信号。ni、np分别为环路滤波器积分部分与比例部分的控制参数。系统仿真结果表明：该锁相环在两个周期内可以实现频率锁定，最快可在10个左右输入周期内实现相位锁定，其锁相范围为800 Hz～1 MHz。

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图5 输入信号u1=800 Hz时序仿真图

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图6 输入信号u1=50 kHz时序仿真图

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图7 输入信号u1=500 kHz时序仿真图

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图8 输入信号u1=1 MHz时序仿真图

3 结 语

本文提出的新型宽频域全数字锁相环，在系统鉴相模块中采用高精度时间数字转换电路对相位误差信号进行数值量化，有效的提高了鉴相精度。用双边沿触发的数字比例积分控制电路替代了传统的数字滤波电路。该锁相环具有锁相范围宽、精度高、电路结构简单和易于集成等特点，可以方便地嵌入到基于FPGA的数字控制系统和数字芯片中，适用于快速同步需求的场合。

参考文献

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[2] BEST R E. Phaselocked loops design， simulation， and applications [M]. 5th ed.北京：清华大学出版社，2007.

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