信号完整性仿真在失效分析中的应用

【摘要】良好的信号完整性是高速PCB设计成功的关键因素，在PCB布线设计阶段，硬件设计人员通常采用信号完整性仿真对设计进行验证和约束。不仅如此，对于电路板调试或现场应用时出现的失效问题，还可以通过信号完整性仿真来开展失效分析工作。

【关键词】信号完整性;仿真;失效分析

1.引言

失效分析提高电子产品可靠性的一种有效方法。对于高速电路板上元器件的失效，通常可采用外观检查、电性能测试、非破坏性物理分析、破坏性物理分析等手段对失效的机理和原因进行定位，这样以来需要借助各种高端测试仪器或设备来实现，代价不菲且周期较长。

下文阐述了采用信号完整性仿真的方式，对某公司电平转换收发器74xLVC164245进行失效分析的过程。这种方式在降低失效分析成本的同时，还缩短了失效分析的周期，是一种有益的尝试。

2.对失效的初步分析

某电路板在现场运用过程中，陆续出现了多起机车制动信号闪烁现象，故障现象时有时无，属于“活”故障。对电路板测试发现74xLVC164245芯片输入端信号正常，但芯片输出端信号有时出现异常。为明确失效原因，围绕74xLVC164245芯片及其电路展开了一系列的失效分析。分析过程主要采用了排除法，对可能的故障原因一一进行分析和排除，最终定位了产生故障的根本原因。

2.1 外观检查

首先，对失效电路板进行细致的外观检查，电路板上的74xLVC164245芯片外观良好，表面无任何异常，排除该器件遭受外部机械应力而损伤的可能性;并且发现各故障电路板上的74xLVC164245芯片焊接良好，排除了虚焊等焊接工艺缺陷的可能性。

2.2 I-V曲线测试

接下来，对失效电路板上的74xLVC164245芯片进行I-V曲线测试，并将测试结果与参考器件的曲线进行对比，发现74xLVC164245芯片的各项电特性均正常，基本排除了74xLVC164245芯片遭受电应力而损伤的可能性。

图1 电路原理图

2.3 电路原理分析

如图1所示，D39即为74xLVC164245芯片，在该电路中，6路速度信号（HSI0.0～HSI5.0）经前端的分压、滤波、防反接电路处理后，经过D39芯片，送往后端的DSP芯片进行处理，信号传输方向为A至B;此外芯片发出，经过D39芯片，对外输出，信号8路脉冲信号（MPWM0～MPWM7）由DSP传输方向为B至A。结合对DSP程序的分析，判断出制动信号闪烁故障是由于HSI0.0～HSI5.0信号传输异常造成的。

2.4 通道波形测试

在实验室，对失效样品的HSI0.0～HSI5.0的通道分别进行了测试。使用信号发生器模拟现场实际的输入信号（频率为6kHz的方波），当输入波形由高到低翻转时（图2中CH2），在通道的输出端（图2中CH1）用示波器捕捉到了异常波形，输出波形没有同步翻转，而是产生了大幅度的振荡后回到高电平，又隔了一段时间才翻转为低电平。同样，当输入波形由低到高翻转时，也捕捉到了类似的异常波形。

图2 异常的输出波形

2.5 初步结论

对比通道波形测试的结果，如果输入信号正常，而输出信号产生异常，其原因可归为两类：一是从74xLVC164245的输出端到DSP的输入端之间的PCB走线（图1中MCAP0～MCAP5网络）存在反射、串扰等信号完整性问题;二是74xLVC164245芯片内部存在缺陷。

采用常规测试手段对这些位置继续进行分析需要大量的高端仪器设备，实验室条件有限，因此只能借助信号完整性仿真手段开展进一步分析。

3.仿真分析

为尽快准确定位失效原因，在前期分析结论的基础上，对可能存在信号完整性问题的部分PCB走线进行了仿真。仿真软件为CADENCE公司的时域分析工具SPEED2000。

图3 PCB的叠层设置

3.1 仿真输入条件

3.1.1 PCB的叠层设置

使用SPEED2000导入PCB文件后，提取了叠层信息，图3中显示此PCB共有6层，并包含了叠层名称、介质、厚度等设定值。

3.1.2 仿真位置确定

经过比较，选定了最有可能存在问题的MCAP0～MCAP2信号布线进行重点仿真，如图4中的高亮部分。此3路信号的走线主要经过第4层和第6层，走线长度约为83mm，阻抗控制为50Ω±10%，信号的高电平为3.3V。

图4 被仿真的信号回路

3.1.3 仿真模型和资料

74xLVC164245芯片和DSP芯片的IBIS模型，以及对应的器件手册，均由器件原厂官方提供。

3.2 仿真分析

3.2.1 信号反射仿真

信号的反射过大可能导致波形异常，通过对目标信号的进行时域反射分析，得到了DSP芯片输入端的信号波形，如图5所示，信号存在一定过冲，最大幅值约为4.3V，小于DSP芯片的最大限值4.6V，此外信号的边沿单调性很好。信号波形符合设计要求。

图5 DSP输入端的仿真波形

图6 走线阻抗连续性的分析

3.2.2 阻抗连续性仿真

为评判目标信号走线阻抗的连续性，提取了走线的全长阻抗，如图6所示，绝大部分区域阻抗都控制在50Ω左右，但个别线段的阻抗存在突变（约100Ω），这些线段对应于走线的拐角、过孔、焊盘等位置，经过仿真分析，其影响可以忽略，满足设计要求。

图7 线间耦合系数的仿真

3.2.3 信号串扰仿真

走线之间的相互耦合会产生串扰，进而影响信号的传输。因此对目标信号走线间的耦合程度进行了仿真，结果如图7所示，大部分区域线间耦合系数都小于0.05，虽然在74xLVC164245芯片的引脚焊盘位置线间距较小，耦合系数超过了0.05，但仍低于0.1。这种串扰在合理的范围内，基本不会导致信号波形产生异常。

3.3 失效原因的最终定位

综合上述三个方面的仿真结果，未发现异常的振荡波形，可以排除反射、串扰等信号完整性方面相关原因，因此可以排除电路及PCB设计方面的信号完整性问题，失效点定位于74xLVC164245芯片本身。

将该问题反馈给器件制造商后，得到了制造商的积极响应，更换了另一批次的器件，故障得以消失;并且后续提供的器件不再出现该问题，问题得到了彻底解决。失效原因最终确定为74xLVC164245芯片的批次性缺陷所导致。

4.结束语

通常而言，信号完整性仿真主要用于预估高速电路的信号质量，并明确PCB的设计约束。而本文的案例采用了排除式的分析方法，结合信号完整仿真手段，对电路板的失效原因进行准确定位，不失为一种创新的应用，在提高效率的同时，也丰富了失效分析的手段。经过总结，同样可以将信号完整性仿真用于其他高速电路的失效分析。

参考文献

[1]林建辉，李彬，高燕.基于DSP的高速数字电路设计中的信号完整性研究[J].电子测量与仪器学报，2005（12）.

[2]张绍军，黄振.高速数字系统中的信号完整性及实施方案[J].自动化与仪器仪表，2002（11）.

[3]李玉山译.信号完整性分析[J].2005（4）.

[4]孔学东，恩云飞主编.电子元器件失效分析与典型案例[M].国防工业出版社，2006（9）.

作者简介：

陈旭鸿（1976―），男，湖南株洲人，大学本科，工程师，现供职于南车株洲电力机车研究所有限公司，主要从事硬件可靠性及研发技术管理相关工作。

王磊（1980―），男，湖南岳阳人，大学本科，工程师，现供职于南车株洲电力机车研究所有限公司，主要从事硬件可靠性相关工作。

吕阳（1982―），男，湖南岳阳人，大学本科，工程师，现供职于南车株洲电力机车研究所有限公司，主要从事硬件开发工作。