基于FPGA的数字匹配滤波器的设计

摘要: 数字匹配滤波器(DMF)在通信和雷达接收机中应用广泛,文章分析了匹配滤波器的重要参数和电路基本结构,结合数字匹配滤波器在扩频系统中的应用,给出了基于FIR滤波器的IP核设计数字匹配滤波器和折叠数字匹配滤波器的FPGA实现方法。

Abstract: Digital Matched Filter (DMF) has more and more application in communication and radar receiver. The paper has analyzed the important parameter and basis circuit framework on matched filter. Finally, design of digital matched filter based on IP core of FIR filter and implementation of folded digital matched filter based on FPGA has been given in application of spread spectrum system.

关键词: 数字匹配滤波器;FIR匹配滤波器; 折叠匹配滤波器

Key words: digital matched filter;FIR DMF;folded DMF

中图分类号:TN91 文献标识码:A文章编号:1006-4311(2010)16-0164-02

0引言

匹配滤波器在通信、雷达最佳接收机以及扩频通信中PN码捕获中被广泛应用,随着高速度FPGA器件的出现及相应EDA软件的成熟,基于FPGA的数字匹配滤波器(DMF)设计和实现成为研究热点[1]。与传统的声表面波匹配滤波器相比较, 数字匹配滤波器有着特殊的优点:处理增益高,可编程能力强,不存在固有噪声,没有噪声积累问题,而且处理信号的形式灵活。采用FPGA设计数字匹配滤波器,成本较低,体积减小,系统的整体性能很高。

1DMF重要参数

匹配滤波器的量化位数和抽样频率在数字匹配滤波器设计中是两个非常重要的参数,量化位数越多、抽样频率越高,匹配滤波器的性能越好,但硬件代价也越大,在实际应用下,应该实际根据情况二者都兼顾到。文献[1]对多比特量化DMF在高斯白噪声及单频干扰下的性能与模拟滤波器(量化无穷阶数滤波器)进行了比较,其结论是:在高斯白噪声下,当超过两比特量化时DMF 的输出信噪比,与模拟滤波器非常接近;在非相干固定振幅正弦波干扰下,量化阶数超过3比特时,输出信噪比将会有2dB 差距。所以如果在高增益扩频系统中DMF的相关长度较长,为避免硬件代价太大可采用3比特量化方案。这样在保证性能的同时,硬件规模将大大减少。假设在扩频系统中以4倍于码元速率采样率进行过采样。设计中PN码长为127,采用全周期相关,那么数字匹配滤波器的抽头系数有508个。对于 FPGA器件,可以通过下式计算所需资源数:占用触发器数=每个样点量化位数×过采样率×PN码序列位长。

2DMF的基本电路结构

2.1 直接型FIR匹配滤波器结构由于数字匹配滤波器的实现一般采用FIR滤波器结构,因此了解FIR滤波器的实现结构非常重要,FIR滤波器实现电路通常由三部分组成:延迟移位寄存器、乘法器和多输入加法器。每单元的延迟移位寄存器线都引出一个抽头,抽头的相乘系数就是PN 码序列值+1/-1,只是顺序上与发送端PN码序列相反。所有相乘的结果进行相加运算,当输入序列与移位寄存器的所系数匹配时输出达到最大值。这样一种匹配滤波器就是典型的FIR 滤波器,如图1所示。

2.2 倒置型FIR匹配滤波器结构直接型FIR结构的DMF要改变滤波器的相关长度非常不方便,且抽头数较多时,滤波器的等待时间长。倒置FIR结构可以克服上述缺点。在这种结构中,样值序列同时加到所有乘法器的输入端,乘法系数的设置正好与直接FIR结构的顺序相反,且加法器链的延迟替代了直接型FIR结构中延迟移位寄存器的作用。显然,倒置结构的等待时间小,相关长度的改变也非常方便,但对前级的带负载能力要求较高。由于乘法器系数仅为+1/-1,可以用加或者减的运算就可以代替实际意义上的乘法运算,所以加法器代替了乘法器,简化了电路。倒置型FIR匹配滤波器结构图如图2所示。

3数字匹配滤波器的FPGA设计

结合数字匹配滤波器在扩频通信系统中的应用,我们对基于FPGA的数字匹配滤波器进行设计,对于捕获较短PN码的匹配滤波器设计,在硬件资源充足的情况下,可以考虑采用直接型FIR或倒置型FIR滤波器结构来实现,在ISE9.1中带有的高性能的FIR滤波器的IP核[3-4],可以方便的设计多种类型的匹配滤波器。对于较长PN码的捕获,由于硬件资源的消耗太大,就要考虑用折叠匹配滤波器结构。

3.1 采用FIR滤波器的IP核设计数字匹配滤波器在ISE9.1中带有的高性能的FIR滤波器的IP核,其中FIR Complier的功能最为强大,可以完成多相抽取、多相插值、半带插值、半带抽取、希尔波特变换和插值滤波器,具有乘加模式和分布式模式两种结构。FIR Complier所支持的抽头数从2到1024,位宽从1到32比特,并支持多通道,最多可以支持256通道,能够自动发掘系数的对称性来节省资源。FIR滤波器的IP核顶层RTL图如图3所示,三通道FIR滤波器的输入输出数据时序图如图4所示。

主要管脚的功能如下:

SCLR:为同步复位信号,可以重置滤波器内部状态机,并不清空数据存储器内容;

CE:模块时钟使能信号;

DIN:滤波器的输入数据,通过时分复用方式来提供多通道数据输入;

FILE_SEL:用于多通道滤波器的模式下片选滤波器;

COEF_WE:系数写有效信号;

COEF_DIN:系数输入通道;

RFD:数据加载有效,在加载数据时为高电平;RDY:滤波器输出有效;

ND:只有当ND信号为高电平时输入数据采会别送进FIR的计算内核;

CHAN_IN:用来指示当前输入数据的通道标号;

CHAN_OUT:用来指示数据的通道标号;

DOUT:滤波器的输出数据,其位宽有滤波器的精度、抽头数和系数位宽决定;

在FIR滤波器的IP核生成前,首先要设置好抽头数,位宽和通道数等参数,设置滤波器的抽头系数是实现数字匹配滤波器的关键,具体设置通过加载coe文件来实现的,coe的文件格式如下:

Radix=2;

Coefdata=-1,-1,-1,1,1,1,1,………1,-1,1,-1,-1,1;

3.2 折叠匹配滤波器的FPGA设计对于码长较长的PN码信号,倒置型匹配滤波器所需电路规模过于庞大,仍然不能满足系统的需要,必须寻找一种方法以更少的硬件资源来实现长码捕获。折叠匹配滤波器就是针对倒置型匹配滤波器资源消耗太大而提出的一种改进的倒置型匹配滤波器[5]。

倒置型匹配滤波器加法器工作时钟与输入采样信号时钟同步,每出现一个采样数据便进行一次加法运算。折叠匹配滤波器的码字以折叠形式存放,将整个相关运算分为几段进行, 前段运算结果参与到后一段的运算中,加法器工作速率与折叠次数有关。若折叠次数为m,则加法工作时钟为采样时钟的m倍, 每出现一个采样数据便进行m次加法运算。以快的处理速率换取少的硬件资源。从理论上讲,过采样速率越高,就越有可能采到PN码码片中点,检测概率将越高,但要求的运算速率也越高。考虑到运算速率和硬件资源的均衡,本系统采用四倍过采样,每个码片内的四个采样数据将分别与本地码进行相关运算,用32抽头滤波器实现127位匹配滤波器,其电路实现如图5所示,DMF在每个PN码周期内将会有相邻四个相关峰输出。

折叠匹配滤波器主要由ROM、加法器、延时单元和反馈单元组成,这些基本单元在FPGA中用硬件描述语言(HDL)都很容易实现,它们在系统时钟(假设为16M)的驱动下工作。每个抽头连接一个深度为4bit、宽度为1bit的ROM,存入本地PN码,每个延时单元由16个移位寄存器组成。输入数据宽度为3bit,码片采样速率为4M (码片速率为1M ),每出现一个采样数据系统便进行四轮运算(码片采样速率为4M,系统时钟为16M )。其工作过程如下:每四个时钟周期采样数据被送出一个,第1个系统时钟周期,由Code0,1,2……31送出DMF的抽头系数,在Code0加法器中注入0,各级同时进行相加移位运算,第31个延时单元中的最末一个移位寄存器数据被送入保持寄存器中,第2个时钟周期,由Code32,33,34,……,63送出DMF的抽头系数,第1个加法器的前级输入来自保持寄存器, 各级同时进行相加移位运算,第256个延时单元中最末一个移位寄存器数据被送入保持寄存器中。第3、4 个时钟周期的情况与此相似。直到第4个时钟周期结束时,下一个采样数据出现后重复上述过程。每个码片的采样数据都与PN码完成运算后最后加法器的结果被送入捕获寄存器中,捕获寄存器中的值就是匹配滤波器的输出的判决量。

可见折叠匹配滤波器的折叠次数越多,对硬件的消耗就越少,但同时要求的系统时钟速率越高,在实际应用中,根据情况处理好系统时钟速率和折叠次数的关系。折叠匹配滤波器是在倒置匹配滤波器的基础上将系数进行折叠,然后分别进行运算。

4结束语

在CDMA移动通信技术中,基于匹配滤波器的PN码捕获技术作为同步信道的一项关键技术被国内外一些大公司采用,基于FPGA的数字匹配滤波器较传统的匹配滤波器相比体现出很多优点,虽然实现起来会占用大量的硬件资源,但是随着现代VLSI技术的不断提高和软件无线电的发展,硬件成本大大的降低,在接收机的使用会更加广泛。所以设计高性能的数字匹配滤波器具有十分重要的应用价值。

参考文献:

[1] 黄振,杨士中,匹配滤波器解扩方式及性能[J].重庆大学学报(自然科学版) 2002 25(1):92-95.

[2]Tong Leong Lim, Noncoherent digital matched filter: multibit quantization[J].IEEE ,VOL.26,NO.4,August 1978:409-418.

[3]田耘,徐文波,张延伟.无线通信FPGA设计[M].北京:电子工业出版社,2008.

[4] FIR Complier V1.0 of data sheet for Xilinx[D].2006.

[5]周奕.匹配滤波器多相实现[J].电路与系统学报,2005,3(10):132-136.