利用电路设计技术提升系统功率管理性能

根据美国地球政策研究所(Earth Policy Institute)最近的数据，中国现有2.69亿部手机在使用中。随着中国近来对能源问题的关注，如何节省能源及增加电池寿命成为了系统设计人员的关注焦点。

由于电池技术并没有显著的进展，系统设计人员遂开发了大量功率管理技术来应付这些挑战。其中一种技术允许系统设计人员“关断”手机的某些电路以延长电池寿命。

在这些便携式设备的设计流程中，系统设计人员如果知道半导体器件如何与功率管理方案配合，便能更快地完成设计。建立系统设计的标准流程与集成电路 (IC) 的开发流程是一样的。半导体电路设计人员必须充分了解这些功率管理方案，并设计集成电路可在以后的任何系统中正常地工作。实现省电模式或关机模式的标准半导体功能包括：

过压容限

三态

自动重启

上电期间瞬间脉冲电流消隐

本文将对这些功能进行详细说明，并确定执行这些功能的电路设计技术。作为系统设计人员，理解这些功能在硅片中的实现方式将有助于进行更好的系统功率管理设计，从而将最终问题解决。

过压容限

图1：让寄生二极管D2短路，寄生二极管D1的阴极连接到电源上

过压容限是输入或输出节点容忍信号级别大于器件电源电压的能力。在手机设计中，从微处理器到存储器或其它器件存在着多种直流电平。系统各独立的电源子系统间吸入电流(“sinking”of current)会给器件带来潜在的损害。例如，若一个电压为3V的器件驱动另一个1.8V的器件，这种电势差可使电压较低的器件吸入电流。如果不用一些方法加以限制的话，系统架构中两器件都存在潜在危险。这种额外的电流吸入会增加系统功耗，从而加速电池消耗。这种额外的电流已证明在任何关注电源的设计中(如电池寿命有限的手机)，是造成高成本的因素。

有许多技术可以解决这个问题，较为传统的方法之一是利用比较器来实现过压容限。CMOS电路具有一个PMOS管Q2置于输出和VCC之间，并必须将它的NWELL连接到电路中的最高电势处，一般是Vcc。这样，让寄生二极管D2短路，寄生二极管D1的阴极连接到电源上，如图1所示。若输入/输出(I/O)电压超过VCC，则二极管D1向电源导通。如果利用额外的电路添加一个比较器电路(COMP)，NWELL线路可以被连接到VCC或输出两个电势中的较高者。这使NWELL节点保持最高电势，因此限制了D1二极管传导电流，如图2所示。

图2：利用额外的电路添加一个比较器电路(COMP)，NWELL线路可以被连接到VCC或输出两个电势中的较高者。这使NWELL节点保持最高电势，限制了D1二极管传导电流

在off状态，控制模块驱动PMOS门极到VCC。不过如果输出端大于VCC+PMOS Q2晶体管的阈值电压的话，从输出到Vcc存在不必要的电流泄漏路径。必须注意，图2中驱动Q2门极的晶体管一般是由Vcc供电，故引起此问题。解决泄漏问题的方法如图3所示，是增加一个从比较器输出到PMOS Q2门驱动控制模块的连接。控制模块会保证PMOS栅极驱动电压为两个电势VCC或输出的较高者，确保PMOS保持关断状态，从而消除泄漏路径。

图3：增加一个从比较器输出到PMOS Q2门驱动控制模块的连接。控制模块会保证PMOS栅极驱动电压为两个电势VCC或输出的较高者，确保PMOS保持关断状态，从而消除泄漏路径

了解这些电路如何工作，便可以加快设计流程。例如，即使一个器件具有过压容忍功能，不同的实现方法将带来完全不同的结果。吸入电流会存在电压“窗口”，泄漏值比预期值高时会出现极端的过压情形，而且，过压电路的瞬态响应会起变化。结果，系统工程师可能会遭遇无法预见的问题。为了加快新设计的上市时间，系统设计人员并不希望从头到尾追踪可能的需要返工的问题。了解如何实现过压容限有助于电源系统设计人员一开始就选择正确的产品，最终并获得成功。飞兆半导体提供的产品便具有过压容限功能，并能把不需要的吸入电流限制到极低值(一般小于3μA)，如FSLV16211- 24位总线开关。

三态：在省电模式I/O保持高阻抗的能力

这种三态对多点下传总线和子系统掉电十分有利。当一个部件“掉电”时，I/O泄漏路径会引起不需要的功耗，或者甚至对部件造成损害。因为I/O拥有至电源的泄漏路径，它也可能导致器件甚至整个子系统自行上电。

由于功率浪费加上可靠性被损害，这些系统“小故障”会对所有功率管理方案造成影响。例如，当一部揭盖式手机待机时，功率管理IC会关断电路板上的不同部分来保存能量。在关断系统的不同部分时，工程人员关心的是每一微安的电流流动，因为它最终会影响电池寿命。如果一个器件在的多点下传总线上仍然有效，不提供关机三态，就可能出现泄漏。这也许会破坏总线上的数据并消耗额外的功率。

在大多数半导体中，器件最普遍的泄漏路径是通过连接到I/O上的PMOS管。类似于过压的情形，PMOS的NWELL的寄生PN二极管可以变为正向偏置而导通。此外，PMOS的门极为0，若I/O电压高于PMOS的阈值电压时，将产生不必要的从I/O到电源的电流路径。这会被电路设计人员视为过压的一种，其解决方案如图3所示。

电路设计人员还必须提供静电放电(electrostatic discharge，ESD) 解决方案，以消除到电源或接地的泄漏路径。鉴于上述的原因，不能使用旧的端接到Vcc的PN ESD二极管。一些较新型的有源钳位电路或触发ESD电路,必须关注过压容限和三态关机而进行谨慎设计。栅级接地NMOS ESD解决方案因本身具有过压容限特性，并在关电时不泄漏，因此得到广泛采用。

开机重启

当电源确立以提供稳定可靠的上电时，“开机重启”提供了初始化产品的方法。一般而言，I/O是三态的(高阻抗)，而内部寄存器被清除直到电源超过“安全”级别。

用于“开机重启”的简单技术是设计一个带内置滞后的比较器，把电源电压和内部产生的参考电压进行比较。这是惯用的作法，可确保器件以已知的状态上电。当电源电压超过参考电压时，比较器会产生重启脉冲。

图4：把电源电压和内部产生的参考电压进行比较是惯用的作法，可确保器件以已知的状态上电

如图4所示，电阻R3和连接NMOS Q1/的二极管为比较器输入提供参考电压。电阻R1和R2作为电阻分压器(resistor divider)，产生与VCC成正比的电压。比较器COMP的设计带有抵消功能，使到其输出在两个输入端为低时保持为低。上电时，随着电源电压的攀升，比较器的参考电压在节点1建立，其数值是通过电流限制电阻R3建立连接NMOS Q1的二极管的阈值电压。它与由R1和R2组成电阻分压器的输出比较，该数值和VCC成正比，可用以设置所需与VCC相对的跳变电压(trip voltage)。当电源电压大于期望值时，比较器的输出变高，表示电源被确立。

当利用这种重启电路时，所有内部器件都应通过有源低信号实行重启。“开机重启”电路保持重启节点为低电平，直到电源电压值高到足以保证所有内部节点正常工作，并有效地重启器件。当重启电路的输出变高时，可进行正常工作。

电路设计人员必须谨慎选择重启电压跳变点 (trip point)，如果过高，噪声或电源波动会造成重启电路故障；如果过低，所有器件可能无法重启。对此，简单的解决方案是利用高滞回比较器电路，或一旦重启建立就将其锁存。在电源确立以保存能量后，低功率设计会使比较器电路掉电。

设计“开机重启”电路时，需要特别关注同一个器件上的多个电源引脚。通常，在所有电源电压确立之前，应该使产品保持在重启模式，而不论其电源使用顺序为何。假定“开机重启”电路A由电源A供电，“开机重启”电路B由电源B供电。电路设计人员必须确定即使A首先上电，芯片的B部分仍然被控制，反之亦然。系统设计人员应参考数据表或与制造商联系，以确定对有多个电源的产品来说，是否需要特定的供电顺序。

在那些很注重器件是否以正确模式开机的应用中，如锁相环(phased-locked loop)，“开机重启”是必须采用的重要电路。否则，如果锁相环以错误的状态启动，它可能锁存于谐波频率中，从而影响了器件的性能。

回到手机设计的题目上，使用这种 “开机重启”的方法对用于揭盖式手机链路传输数据的串化器/解串器很有用。在这些特定器件中，以正确的状态启动将决定来自应用处理器的信号能否在屏幕上显示正确的图像。

无干扰上电

对系统设计人员而言，上电期间脉冲电流十分重要，因为在电源电压的整个上升周期，产品的电源电流是受控的。如果内部电路设计不正确，在上电期间就可能引起有害的电源对地短路。这对于系统设计人员非常重要，因为如果这个问题发生，整个系统便可能失效，从而带来严重的可靠性问题。

传统的CMOS设计要求电源电压超过大约两个晶体管阈值电压时才能开始工作。在“开机重启”电路建立并控制该器件之前的这个“死”域期间，问题可能发生。在重启电路对内部节点进行控制之前，这些节点可能上电并消耗大量电源电流。一个例子是CMOS的输出，在上电期间，PMOS和NMOS驱动同时浮至VCC/2，而且二者都接通。这种现象在VCC和接地之间建立了一个低阻抗路径，对电源有不良影响。电路设计人员必须在这现象出现之前设计“开机重启”电路，以维护和控制输出。另一个解决方案包括设计系统逻辑在原本的关机状态下上电，或提供无源电路如内部上拉/下拉电阻来防止这问题发生。还必须设计触发(flop)和锁存(latch)，并在当没有“开机”重启电路而电源持续攀升时，将其设定为稳态。

数据表信息

了解这些不同功能后，设计人员便能够更好地选择所需产品以满足其要求。选择正确的产品将消除最终的功率循环问题，加快产品上市时间。飞兆半导体提供的产品便具有过压容限、三态关机、“开机重启”和无干扰上电等功能。

举例说明：我们将分析飞兆半导体的24位总线开关FSLV16211数据表中的这些特性。在数据表的“DC电气特性”一栏中可以找到大部分信息。从前面的论述中可知，不同的系统电压电源能引起通过器件的泄漏电流，但可透过过压容限予以阻止。在数据表上，过压容限可经由输入泄漏电流 (标注为II。)来确定。在表1中，过压容忍测试在Vcc为2.3V或3.6V、VI在0V～3.6V间时进行。测试结果显示输入泄漏电流仅为10μA或1μA，具体数值视测试而定。与不具备这一嵌入功能的器件相比较，泄漏电流显著降低。

数据表中的第二种特性是三态关机，也表示为输入泄漏电流II。二者的区别是，三态关机是器件在Vcc等于0的时候进行测试。在表1中，Vcc为0，VIN等于3.6V，导致±1μA的泄漏电流。三态关机电路将防止易受影响的总线架构中任何潜在的功率问题。

在当今竞争激烈的市场中，产品必须具有较短的开发设计周期，以及出色的性能和可靠性。在设计流程后阶段发现的问题可能会导致数百万美元的成本耗费。因此，全面了解半导体器件的功能以及功率节省的方法，对系统设计人员极为有利。这些能提供过压容忍、三态关机、开机重启和上电期间无干扰等功能的产品可以缩短设计周期，并实现一次即可通过的成功项目。