直接数字频率合成器的优化技术研究

摘 要:详细阐述了利用QuartusⅡ实现直接数字频率合成器(DDS)的方法和步骤。分析了DDS的设计原理,采用多级流水线控制技术对DDS相位累加器进行了优化,利用存储对称波形方法对波形存储表进行了优化,并在开发环境下进行了功能仿真,选用现场可编程器件FPGA作为目标器件,得到了可以重构的IP核,实现了复杂的调频功能。利用该方法实现的DDS模块具有更广泛的实际意义和更良好的实用性。关键词:DDS; 相位累加器; 波形存储表; Quartus Ⅱ

中图分类号:TN74-34文献标识码:A

文章编号:1004-373X(2010)18-0143-02

Optimization of Direct Digital Frequency Synthesizer

ZHENG Li-wen

(China Railway First Group Co. Ltd.,Xi’an 710054, China)

Abstract: The method and steps of using QuartusⅡto realize DDS(direct digital frequency synthesis) is described in detail. The principle of DDS is analyzed and the multi-stage pipeline control technology is used for optimizing the DDS phase accumulator. The waveform storage table is optimized by symmetrical waveform storage method, and is simulated in development environment. The reconstructed IP nucleus of DDS can be gained based on FPGA. It is very easy to achieve frequency modulation with the DDS module,and has more comprehensive and nice practicality.

Keywords: direct digital frequency synthesis; phase accumulator; waveform storage table; Quartus Ⅱ

收稿日期:2010-04-23

直接数字频率合成技术(direct digital frequency synthesize,DDS或DDFS)是第三代频率合成技术。它采用全数字技术,并从相位角度进行频率合成。DDS具有相对带宽宽,频率转换时间短,频率分辨率高,输出相位连续,可产生宽带正交信号以及其他多种调制信号,控制灵活方便,性价比高等特点[1]。本文采用多级流水线控制技术对DDS相位累加器进行了优化,利用存储对称波形方法对波形存储表进行了优化,并在开发环境下对其进行了功能仿真,选用现场可编程器件FPGA作为目标器件,得到可以重构的IP核,实现了复杂的调频功能。

1 DDS基本原理

目前,常用的直接数字频率合成器是波形存储DDS[2-10]。它不同于以前的频率合成概念,即不是从对频率进行加、减、乘、除运算的角度进行频率合成的,而是从相位的概念根据式(1)进行频率合成的。

fo=KMfc(1)

式(1)中将2π的相位均匀量化M份,实际中,M=2N;fc为采样频率;K为常量,满足K/M,M

2 相位累加器的优化设计

相位累加器用来实现线性数字信号的逐级累加,信号范围从0加到累加器的满偏值。在通常的电路设计中,累加器模块采用超前进位加法器,这种结构克服了串行进位引起的时间滞后,很大程度上提高了加法器的运算速度,但仍有不足。为了优化DDS系统的性能,提高频率转换速度,使用选择进位加法器和8级流水线方案对累加器进行优化,其结构如图1所示。把32位加法分为8级流水线,每一级用选择进位加法器来实现4位相加,进位信号通过Brent-Kung二元树结构提前计算。当通过Brent-Kung结构计算的进位信号到来时,即可选出4位数相加之和,故相比单独使用选择进位的加法器运算速度快。

3 波形存储表的优化设计

用相位累加器输出的数据作为波形存储器的取样地址进行波形的相位/幅值转换,即可在给定的时间上确定输出的波形抽样幅值。N位的寻址ROM相当于把0°～360°的正弦信号离散成具有2N个取样值的序列,若波形ROM有D位数据,则2N个取样值的幅值以D位二进制值固化在ROM中,按照地址的不同可以输出相应相位的正弦信号幅值。ROM容量不能做得很大,可以采用存储对称波形的方法压缩数据,从而等效地减小相位的截断位数。

图1 流水线型相位累加器结构图

在1/4周期表的基础上,利用正弦值-相位差的方法进一步压缩ROM表。不在ROM表中存储sin θ值,而存储(sin θ-2θ)/π值。由于在电路中,相位和幅度都采用归一化二进制码来表示,所以只需要用一个加法器将查表结果与相位相加,即可得到正常波形,电路结构如图2所示。可以求出max(sin θ-2θ/π)≈0.21sin θ,因此ROM表中所存储的波形幅度值大约节省了2位,在读出(sin θ-2θ)/π后,再加上2θ/π,即得sin θ。

图2 正弦值-相位差法

4 仿真结果

根据式(1)可知,通过改变频率控制字K,就可以得到不同的输出频率,即实现了调频的功能。图3为调频功能仿真图,当频率控制字K=32′h000FFFFF时,理论输出频率为fo=24.4 kHz;当频率控制字变为K=32′h001FFFFF时,理论输出┢德饰fo=48.8 kHz;频率控制字变为K=32′h003FFFFF时,理论输出频率为fo=97.7 kHz;当频率控制字变为K=32′h007FFFFF时,理论输出频率为fo=195.3 kHz。从图4中可以清楚地观察到频率的变化过程。

对整个模块的驱动时钟来说,若时钟源器件的频率不符合实际需要,需要再设计一个倍(分)频器,将其倍频或分频。该功能可以使用外置锁相环(PLL)来实现。

图3 调频功能仿真仿真图

图4 调频波形图

5 结 语

本文对直接数字频率合成技术进行了系统研究,从成本和性能考虑对电路进行优化设计。仿真和实验结果证明:系统采用外置PLL,可改变系统参考时钟,达到提高输出频率,增加带宽的目的;系统相位累加器的加法器采用选择进位加法器和8级流水线的方案,实现了提高系统工作速度的目的;系统波形存储表中的数据采用存储对称波形数据的方案,间接地降低了相位累加器的截取位数,达到了降低杂散的目的。

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