一种三级流水线加法器设计

【摘要】加法器是最基本的运算单元，决定了运算单元的速度。论文对一种采用流水线结构的12位加法器进行设计，提出了设计结构，进行电路仿真，最终采用CSMC0.6um数字工艺进行硬件综合，并采用Encounter进行布局布线等后端设计，最终得到整个加法器的物理版图。

【关键词】流水线;加法器;布局布线

1.引言

加法运算是一种最基本的运算形式，乘法、除法甚至开方等运算都可以分化为基本的加法运算，提高加法器的运行速度可以有效地提高运算单元的速度，目前，超前进位加法器可以有效地提高加法器的运算速度，但是对于很高位数的加法运算，超前进位加法器对运算速度的提高有限[1-4]。对于高位的加法器采用流水线结构是一种很好的选择，论文以一种采用三级流水线实现的12位加法器为例，阐述了流水线加法器的设计思想，并最终对加法器进行硬件综合和布局布线。

2.流水线加法器结构

三级流水线加法器架构如图1，输入的12位数字先通过寄存器暂存，低4位通过加法器先进行计算，输出的进位与求和信号通过寄存器暂存，高8位也暂存在第一级流水线寄存器中。在第二级流水线中，将两个操作数的中4位以及低4位加法的进位输出一起做加法运算，并且将求和结果以及进位输出暂存到第二级流水线寄存器，在第一级流水线完成的低4位相加的求和结果继续暂存在第二级流水线寄存器中。第三级流水线完成相似的操作，直到输出运算结果（见图1）。

3.电路仿真与综合

利用上述架构，利用Verilog-HDL对电路进行描述，在ModelSim工具下对系统进行仿真，得到的三级流水线加法器的仿真结果如图2，从图中可以看出，三级流水线加法器功能正确。在Candence工作环境下，基于CSMC0.5μm工艺，利用DC综合工具对三级流水线加法器进行综合，得到的电路如图3所示，通过硬件综合，说明设计的可实现性。

图2 三级流水线加法器仿真

4.布局布线

在Candence工作环境下，采用Mentor公司的Encounter工具，对三级流水线加法器进行布局布线：建立并进入工作目录，输入命令encounter启动Encounter界面，调用DC生成的，sdc文件和工艺库文件等。然后对电源环，时钟树等进行布局，最后通过DRC，LVS检查，最终对电路进行寄生参数提取。整体电路版图布局如图4所示。

5.结论

论文对三级流水线加法器进行设计，并进行硬件语言描述，最终对电路进行综合和布局布线，通过研究表明，本流水线加法器设计方案合理，具有可实现性。

参考文献

[1]王仁平，何明华.64位超前进位对数加法器的设计与优化[J].半导体技术，2010，35（11）：1116-1121.

[2]李明，曹家麟.基于流水线的自检测进位相关和加法器设计[J].微电子学与计算机，2006，23（4）：48-49.

[3]郭天天，张志勇，卢焕章.快速浮点加法器的FPGA实现[J].计算机工程，2005，31（16）：202-204.