基于FPGA的多通道双频数字接收机设计

摘 要：FPGA提供了大量的可程DSP处理器的灵活性，且具有较高的实时性能。开发一种基于FPGA的多通道双频数字接收机的软件雷达，探讨数字下变频（DDC）技术，并介绍一款基于FPGA的并行处理架构。该FPGA采用基于块的设计，由ADC接口模块、DDC模块以及DSP接口模块组成。整个多通道DDC处理过程由Virtex-6 FPGA完成，并且已应用于雷达系统。实验验证了该数字接收机的可行性。

关键词关键词：多通道；DDC；数字接受机；FPGA

DOIDOI：10.11907/rjdk.161356

中图分类号：TP319

文献标识码：A 文章编号：1672-7800（2016）008-0080-03

0 引言

现代雷达在很大程度上依赖于DSP处理器，能够实现高水平的系统性能和灵活性。软件雷达是一款采用开源系统架构、可重新编程的雷达系统。通常，ADC的采样速率为100～500 MHZ。随着无线电技术的发展，软件无线电需要在数字前端处理速率工作。数据处理速率大大超过了现有DSP处理器的能力范围。

FPGA具有并行处理的特点，并且可以使DSP具有较高的数据处理速率，而无需ASIC技术。它提供了可重复编程解决方案，这是软件雷达的一个重要属性[1]。

因此，FPGA很容易达到所要求的软件雷达的可编程处理性能，实现了简化的系统升级。文献[2]给出了基本的数字雷达接收机的设计原理和结构。

1 DDC算法

数字接受收机的典型架构如图1所示，包括数字混合器、数字本机振荡器（LO）和数字低通滤波器。向下转换处理通过与本地振荡器信号进行混频来实现。滤波器主要完成抽取、带宽控制和接收机均衡的功能，输出信号被传输到DSP处理器作为后续信号处理。

1.1 DDC技术

假设所接收的信号是正弦的，可以表示为：

1.2 FIR滤波器

通常，在高采样率下，ADC的性能优于DSP。频率混合处理后，输出信号的数据速率仍保持不变。因此，通过滤波器中抽样过程来减少过采样信号的采样速率是必不可少的。

如图1所示，应用于数字接收机中的数字滤波器是由3个阶段的滤波器组成： CIC滤波器、CFIR滤波器和整形滤波器，所有这些都是FIR滤波器。本文采用直型结构的FIR滤波器，其具有高速和通用性强的优点，适合于变量参数滤波器[3]。

数字滤波器也可以视为一种抽取滤波器，主要负责在减少采样率过程中，引入抗混迭的方法[4]。CIC滤波器是一种常用的抽取滤波器[5]，主要由两部分组成，积分器和梳状滤波器级联而成。考虑到CIC滤波器是一个FIR滤波器，其拥有线性相位和简单的结构，通常作为抽取的第一个阶段。一个单一的阻带衰减级CIC滤波器是13.46dB，不能满足工程应用要求。为了增加阻带衰减，本文采取了多级CIC滤波器。

5级CIC滤波器的阻带衰减约为67dB，它可以应用于工程应用中。设置抽取率M=10来降低采样率，其可以从4～1 024进行配置。

然而，需要滤波器具有合理的平坦的通带和窄的过渡带。由于其弯曲的通带增益和宽的过渡带，CIC滤波器自身不能够满足如此需求[6-7]。CFIR用来消除CIC滤波器的缺陷。CIC滤波器补偿参数分别为23级，采样率为原来的2倍。

第三级滤波器是一个63级的整形滤波器，其输入降低了2倍。整形技术用于两个通带的同时改进和输入的停止波段。

2 数字接收机设计

2.1 硬件设计

硬件设计主要基于FPGA和DSP架构。考虑实时处理性，设计了并行操作。硬件架构如图2所示。

Virtex-6 FPGA配置了Flash。ADSP TS201S处理器和FPGA通过总线进行互相通信。LTC2185是双通道的ADC，通过串行外设接口协议进行控制。ADCLK954是复用时钟缓冲器，它给ADC和ADC接口模块提供一个时钟信号。

2.2 FPGA设计

数字接收机的软件基于Virtex-6 FPGA设计。通常的FPGA设计采用自上而下的模块化思想，以增强系统的可扩展性和操作稳定性。图3为FPGA软件架构，顶层模块由DDC模块与DSP的接口模块组成。所有模块都用VDHL语言设计。

考虑到多通道并行处理，设计了8个采样通道和4个ADC接口模块。每个ADC接口模块可以完成2个通道信号处理。

ADC是通过SPI协议控制。SPI接口模块给ADC产生控制信号，从而与数字接收机进行通信。假设回波信号通过ADC LTC2185以100MHz进行采样，采样信号传送到FPGA，ADC接口模块将双倍数据速率（DDR）和低电压差分信号（LVDS）转化为单数据速率（SDR）和单端信号，然后输出数据存储在FIFO缓冲区。ADC接口模块的输出被传送到DDC模块作为DDC处理8通道信号。此外，时分复用（TDM）模式设置为200MHZ（两次抽样率）。

将双数字本机振荡器应用于两通道双频率DDC处理中。处理后，产生共16个向下转换通道且输出存储在16通道的FIFO中。当6通道的FIFO数据存储能力达到设定值时，DSP接口模块会产生一个中断信号，并且它与其它部件进行通信，以传送数据进行后续处理。

2.3 DDC模块

DDC模块以前述DDC技术为基础。主要包括数字控制振荡器（NCO）、数字混频器和滤波器组成。NCO是用来产生用于混合DDS的正交频信号，是一种先进的频率合成技术[2]。IP核心可以用于创建混频器。通过采用上述滤波器相关参数进行MATLAB仿真，在LogiCORE IP中配置CIC滤波器的IP核心、CFIR和整形滤波器。同时，模块还包括以下几个子模块：DDC系统控制、外部时钟触发和DDC配置。

2.4 DSP接口模K

DSP接口模块用来实现FPGA和DSP之间的通信。它提供中断电路、状态寄存器、译码电路、总线接口和其它组件。

3 FPGA与DSP的实现

通过仿真和FPGA测试，FPGA设计有效性得到验证。外部时钟信号是由惠普E4430B产生，采样频率为100 MHz。2个数字本机振荡器的频率分别设置为15MHZ和25MHZ。使用HP8226A生成两个输入信号，其中分别包含了15.010MHZ和25.005MHZ的频率分量。完成双频DDC处理后，FPGA输出数据存储在缓存中的ADSP TS201S中，可用于后续对ADSP TS201S的处理。使用一个通道输出数据生成MATLAB软件中的谱，如图4、图5所示。从上到下的三幅图分别代表输出信号的实部和虚部、输出信号的频谱以及相应信号实部和虚部的频谱。

图4中，输出信号是一个10KHZ的单频信号，这是15.010MHZ的输入信号在15MHZ的本机振荡器经过DDC处理后的输出信号。同样，图5所示的输出信号是4.975KHZ的单频信号，为25.005MHZ的输入信号在25MHZ的本机振荡器经过DDC处理后的输出信号。

4 结语

本文提供了一种基于FPGA与ADC的可行的数字接收机设计方案。FPGA的可重复编程性使通过重新装载FPGA配置来实现新变化成为可能，大大简化了数字接收机的升级。验证测试和实验结果证明采用并行执行处理结构和抽取是一种有效方法。总之，高水平的灵活性和实时性能在软件雷达系统中实现。

参考文献：

[1] WALKE R L，DUDLEY J，SADLER D.An FPGA based digital radar receiver for Soft Radar[C].Conference Record of the Thirty-Fourth Asilomar Conference，IEEE，2000：73-77.

[2] WU Y，LI J.The design of digital radar receivers[J].Aerospace and Electronic Systems Magazine，1998，13（1）：35-41.

[3] LIU W，YAO D，SUN Y.Design of digital IF receiver based on ADCs and FPGAs[C].Radar Conference，2013.

[4] HARRIS F J.Multirate signal processing for communication systems[M].Prentice Hall PTR，2004.

[5] HOGENAUER E.An economical class of digital filters for decimation and interpolation[J].Acoustics，Speech and Signal Processing，2001，29（2）：155-162.

[6] DOLECEK G J，CARMONA J D.Generalized CIC-cosine decimation filter[C].Industrial Electronics & Applications （ISIEA），IEEE，2010：640-645.

[7] DOLECEK G J，HARRIS F.On design of two-stage CIC compensation filter[C].Industrial Electronics.IEEE，2009：903-908.