流水线结构模数转换器的分析与设计

【摘要】在混合信号集成电路系统中，模数转换器(ADC)是一个关键的模块。许多现代应用，如高分辨率图像、视频处理及无线通信等，都要求具有高采样率、高精度的模数转换器。流水线结构ADC具有能同时实现高采样速率和高分辨率的特点。对于10bit，1MSample/s以上的ADC系统而言，流水线结构是一种合适的设计方案。芯片采用台积电(TSMC)0.25um，混合信号1P5M+/2P5M 2.5V/3.3V CMOS工艺，该工艺提供MIM结构电容。电路典型工作电压为2.5V，在室温下，输入信号为5MHz采样频率100MHz时信号噪声失真比为59.7dB，功耗为102.6mW。

【关键词】流水线；模数转换器；比较器；并行结构；校准

1.概述

在目前的集成电路设计领域，模数、数模转换器是一个十分关键的部分，模数转换器的应用十分广泛。随着数字信号处理技术在视频处理及无线通信等领域的广泛应用，需要大量的高速、高精度的模数转换器。对于数模混合集成电路来说，标准的CMOS工艺在成本、功耗和实现的便利性上都是最优的选择。因此，基于标准CMOS工艺的高速、高精度可嵌入式ADC是近年来的研究热点。

2.基准电压源的设计

ADC系统芯片倾向于采用片上集成的电压基准源，这样能更好地保证匹配度，同时降低全系统的功耗。本流水线ADC中需要四个参考电平：输入高参考电压(Vreft)，输入低参考电压(Vrefb)，输入共模电压(Vinref)，输出共模电压(Voref)。参考电平的误差会叠加到比较器的失真上，会降低系统的精度。但是在采用了冗余量化和数字纠错技术的流水线ADC中，对于比较器阈值的要求放松了，因此基准电压的产生通常可以靠一个版图对称分布的电阻链(Resistor String)实现。在开关电容实现的MDAC中，基准电压需要反复地对容性负载充电，且必须在半个时钟周期时间内稳定。这要求参考电压必须有驱动缓冲级，并且有满足精度和稳定时间要求的高增益。

高精度基准电压源电路主要由以下几个子电路构成：核心基准电路，启动电路，电平移位电路、电压电流转换器等。下面将分别介绍。

2.1 Bandgap的设计

图1(a)是带隙基准源(Bandgap Reference)的原理示意图[1]。PN结二极管的电压降为，其温度系数在室温时大约为，而热电压()在室温时的温度系数为，将乘以常数K，并和相加，可得输出电压为：

(2.1)

将2.1式对温度T微分，并在室温下等于零，就可求得K，它可以使得的温度系数在理论上为0。

图1(b)是目前常用的CMOS带隙电压基准源。图中运算放大器的作用是使电路处于深度负反馈状态，、、是由N阱和P衬底形成的寄生纵向双极结型场效应晶体管(BJT)。在基准电路稳定输出时，

(2.2)

(2.3)

由上两式可得：

(2.4)

由于实际的运放存在一定的失调电压，所以实际输出电压为

(2.5)

由2.5式可得，运放的失调电压会导致相当大的基准输出电压误差。运放的失调电压除了包括自身的失调外，还包含了电源电压变化引起的、工艺不匹配引起的及温度引起的失调，其中自身的失调起主要作用。所以在大多数带隙基准源电路中，一般采用低失调运放作为反馈运放。

图1(b)所示的带隙基准源结构能输出比较精确的电压，缺点是对运放失调比较敏感。

本文基于温度补偿设计了图2所示的CMOS带隙基准电压源电路。其中运放为高增益低失调的折叠式共源共栅(Cascode)运放，如图3所示。

Q1和Q2、Q3和Q4组成级联二极管，其中Q1和Q2的发射区面积相等，Q2的发射区有效面积为Q3的8倍，Q3和Q4的发射区面积相等，目的是减小运放的失调对带隙基准输出电压精度的影响。

电阻、的阻值相等，用于限流。参考源的输出采用负反馈结构，目的是为了提高电源抑制比(PSRR)。

为了防止电路的无限期关断，需要增加一个启动电路。图中，电容C、PMOS管P0、NMOS管N0和N1组成了带隙基准的启动电路[2]。

其中，运算放大器的电路图如图3所示。

2.2 仿真结果

从图4中可以看出，在2.5V电源电压，TSMC 0.25um CMOS工艺下，TT工艺角(corner)，仿真结果表明，输出电压的温度系数(TC)小于20。在其他corner情况下，温度系数均在30之下。可满足本系统的要求。

2.3 电平移位电路

本设计所用电路所需参考电压见表1。

因此，除了已经产生的带隙基准电压，还需要产生上述几个电压。因此就需要一个电平移位电路来实现，最简单的方法就是通过电阻分压来实现，具体的电路如图5所示。

反馈电路的建立使节点N1跟随带隙电压，因此差分电压输出为：

(2.6)

从上式可以看出，电压的大小是由电阻的比例决定的。在本工艺中，电阻可以达到很精确的比例。在高分辨率PipelineADC中，多级电容使参考电压的容性负载很大。因此参考电压必须要有缓冲器作为驱动，并且缓冲器的输出阻抗要很小。

参考电压输出后须与负载电路相接，需要有缓冲器将它们隔离并驱动负载。在ADC中，负载一般是电容，缓冲器的速度由负载电容的充放电速度要求来确定。缓冲器可以使用两级运放来实现。

2.4 电压电流转换器

带隙基准产生的参考电压通过单位增益的缓冲器和外部精密的电阻就可以产生精密的电流源了。考虑到外部电阻难以估计的寄生电容、电感以及封装的影响，缓冲器应该以跟随器的形式来保证稳定。图6是电压电流转换的拓扑结构。

3.高速比较器的设计

3.1 概述

如果采用全并行结构，对比较器的要求将会十分高，要实现10位精度的话，需要的最小精度为，这样就对比较器的结构和性能提出了很高的要求。

而采用流水线结构的话，通过采用冗余量化和数字纠错技术，对于比较器阈值的要求放松了。每级的SubADC中，比较器的，这样就对比较器的要求大大降低了。

为了减小比较器失调的影响，采用每级1.5bit精度的流水线，用两个比较器实现1.5bit精度，两个比较器的输出是00﹑01﹑10三种状态之一，所以该级的Bit数就是log23=1.5Bit。

设ADC模拟输入的范围为，图7是差分结构1.5bit比较器的结构示意图，考察E位与输入的关系：

电压余量是本级的模拟输入与本级的数字码对应的DAC电压之间的差。

“00”对应的DAC电压是，所以输入信号电压在范围的电压余量是，对应的曲线就是图3.8(b)中左边的一段45°斜线。

“01”对应DAC电压是0，对应的电压余量就是，对应的曲线是图3.8(b)中间的45°斜线。

“11”对应DAC电压是，所以的电压余量是，对应的曲线是图8(b)右边的那段45°斜线。

3.2 比较器的结构

ADC对比较器的要求多为：高速、高精度、低输入电容、低回踢噪声(kickback noise)等等，失调消除技术为关键技术[3]。但是一般情况下，电路结构较复杂。

在流水线模数转换器中由于数字校正技术的使用，对精度的要求降低了，高速成为对比较器的主要要求。目前流水线模数转换器中常用的比较器结构可分为电荷分配型比较器[4][5]和动态比较器[6][7]。

设计中一种常用的高速比较器为预放大器加锁存电路(Preamp+Latch)的结构，但是此种类型比较器不能提供内置可调翻转点，因此需要外加电路提供合理的偏转点。在每级1.5位的结构中，子模数转换器的阈值点为+和-。由于工艺上实现的电阻匹配的精确度太低，因此电阻串分压提供阈值点的结构并不常见。相对而言，工艺上的电容具有良好的匹配度，使用电容提供阈值点的比较器通常称为电荷分配比较器，其结构如图8所示。

电荷分配型比较器通常具有高速和低回踢噪声的优点，但是由于使用了预放大器而引入了静态功耗，因而具有较大的功耗，而且电路需使用双向时钟。

3.3 本设计中的比较器

本设计采用动态比较器。动态比较器具有结构简单、功耗小、而且可以内置可调翻转点的特点。

如图9所示为动态比较器的原理图及等效电路。工作过程如下：当Latch为低电平的时候，M9管和M12管导通，M7和M8截止，同时使和被拉到高电平，这时比较器处于置位状态，从电源到地之间没有电流通路。

当Latch为高电平时，比较器开始工作。这时M7和M8开始导通，同时M5和M6也导通并处于饱和状态，并将放大它们的源端电压差。比较器将根据工作在线性区的NMOS管的等效电阻值来确定和的最终值。位于底部的四个晶体管M1，M2，M3，M4都工作在线性区，它们的作用等效于可变电阻。如果电导小于，流过左边支路的电流要比流过右边的大，因此左边的输出电容将比右边的电容放电速度更快，即比减小的速度快，当减小到小于时，M6将关断使得VDD全给右边的电容充电，最终上升到高电平且降低到低电平。然后，、经过一个RS锁存器可以得到理想的数字电平。

(3.1)

(3.2)

当等于时所对应的值就是比较器的阈值电压。从上面两个公式中可以得到：

(3.11)

其中，，。

因此，可以通过控制工作在线性区器件的宽长比来得到想要的阈值电压。

图10是比较器仿真结果图。结果显示在2.5V电源电压，TSMC 0.25um CMOS工艺下，温度25℃，TT工艺角(corner)，比较器的稳定时间为485ps，延迟时间200ps，失调误差为45.12mV，由于工艺失配产生的失调仍有待进行蒙特卡洛分析。由仿真结果可以看出，比较器失调误差45.12mV

4.运算放大器的设计

4.1 运放结构的选择

常用的高速高增益放大器有如下形式：两级运放(Two Stage)、套筒式(Telescopic)以及折叠式(Folded-Cascode)。

两级运放次主极点的大小与负载电容成反比，而在采样保持电路中，运放的负载往往较大，因而，次主极点较小，这就限制了整个运放的增益带宽积，限制了运放的速度，因而在很少采用这种结构。

图11分别给出了套筒式、折叠式两种放大器结构。

套筒式运放的优点是功耗较低，频率特性好，具有较高的直流增益和单位增益带宽积[8]。此外由于所用管子数少，该电路具有小的芯片面积。但是该电路缺点是输入共模范围和输出摆幅都较小。折叠式的优点是可以同时实现高带宽、高增益和相对套筒式结构而言的高输出摆幅，因而较多的被采用。但是该电路还是存在一些缺点[9]：如功耗较大。

4.2 共模反馈

对于全差分结构的运放，共模反馈电路(CMFB)是运算放大器中必不可少的部分。常用的CMFB电路有连续时间型和开关电容型(SC-CMFB)两种，如图12所示。这两种电路都会增加放大器的容性负载，降低主极点的位置，从而降低电路的速度。

连续时间型的共模反馈如图12所示。由于两个PMOS管尾电流的存在，以及输入P管的阈值电压的影响，输出摆幅会受到限制。同时，出于共模反馈电路稳定性考虑，需要升高与N1的栅极相对应的极点位置，这需要大的电流，因而增加了功耗。

为了解决连续型共模反馈电路输出摆幅较小的限制，可以采用开关电容型共模反馈[10]，因为这种结构由无源器件电容组成，不会限制摆幅。但是缺点是：由于电路中有MOS管构成的开关，当这些开关截止的时候，由于沟道电荷注入等因素的影响，会有额外的电荷加到电容上，从而影响共模反馈电压。

本设计采用开关电容型共模反馈。

4.3 本设计中的运放

本设计主放大器采用折叠套筒式结构，辅助放大器采用电流型结构，如图13所示。

为了达到高的直流增益，需要使用增益自举技术[11](gain boost)，如图14所示。其原理较为简单，主要就是通过辅助放大器(auxiliary amplifier)A使M1的栅源电压相对固定，M1的跨导由gm提高(A+1)gm，整个电路输出电阻相应提高(A+1)倍。

采用这种结构需要注意的一点是，放大器中引入一个零极点对(pole-zero doublet)，这个问题在[12]中讨论过，文中提到如果下式成立：

(4.1)

那么可以保证零极点对不对主放大器的速度造成影响，又可以使反馈稳定。其中，是主放大器的增益带宽积，是辅助放大器的增益带宽积，是主放大器的次主极点。

如图15所示是两种简单辅助放大器的结构：电压型和电流型。这两个均用在P管上，N管的未画出。

为了提高输出摆幅，采用开关电容型共模反馈。共模反馈的输入选择M3、M4的栅极。这样相对于M9、M10的栅极，可以使共模反馈环路中放大器的增益更大。相对于选M0的栅极，这可以使共模反馈环路少一个极点。

仿真结果表明，该放大器在2.5V电源电压，2pF电容负载下，增益带宽积为931MHz，直流增益为96dB，相位裕度为69°，主放大器尾电流为3mA。满足系统对放大器的要求。

5.开关电容电路的设计

由上文的介绍可以看出，开关电容电路是流水线ADC中的重要电路结构，它是实现采样保持和模拟减法、余量倍增等ADC核心功能的模块。因此，本论文单独列出一节讨论开关电容电路的设计实现。

5.1 基本原理

CMOS工艺中，电容比值的精度要远高于电阻或电容的绝对值。通过版图的精心设计，可以达到0.1%的精度。而开关电容电路处理信号的精度与电容的比值的精度成比例，因此，开关电容电路在集成电路中获得了广泛的应用。

开关电容电路的主要优点[13]是：

（1）与CMOS工艺兼容；

（2）良好的电压线性度；

（3）高精度的时间常数；

（4）良好的温度特性。

开关电容电路的主要缺点是：

（1）存在时钟馈通效应；

（2）信号的带宽必须小于时钟频率；

（3）需要双相不交叠的时钟信号。

ADC的功能是将连续时间的模拟信号变成数字信号。从电路的实现上来考虑，比较理想的方法是在进行模拟幅值的量化前，先将连续时间模拟信号离散化，成为离散时间的模拟信号。这就需要在系统的最前端加上采样保持电路(Sample/Hold)。

采样保持电路本身也是由开关电容电路实现的。开关电容电路在幅值上是连续的而在时间上是离散的。通过将模拟信号离散化再由开关电容电路做逐级量化处理，不仅在精度上可以有较高的保证，而且相对直接处理连续时间信号也节省了功耗。

5.2 采样保持电路

由于采样保持电路通常是第一个模块，它的精度和速度就决定了整个ADC的最高精度和速度。后续电路的输入即是第一级电路的输出，因此对后续电路的要求比第一级的要低一些。

采样保持电路的功能为对输入信号采样并在一定时间内使输出端保持该值。通常采样发生在单位时间间隔内，采样率或者时钟频率就由此时间决定。采样保持电路的工作状态可以分为采样阶段和保持阶段(或建立阶段)。保持阶段的输出值就是采样到的瞬时值。在采样阶段，输出可以跟随输入变化(通常称为Track)，也可以被重置为一个固定的值(称为Sample)。通常文献中对二者无严格区分。

采样保持电路在采样周期时，对输入的模拟信号准确采样；在保持周期时，将采样结果保持一段时间。对后续电路来说，它们的输入仅是直流电压值，这就大大降低了整个系统对后续电路的带宽要求。采样保持电路的速度和精度决定了整个模数转换器的速度和精度。

实际中采样保持电路结构常采用全差分结构和下极板采样技术，常用的有电容翻转式结构和电荷转移型结构，如图16所示。

电容翻转式结构如图16(a)所示。其具有高的速度、低的功耗和低的噪声，采样电容和保持电容采用同一个电容，因此没有采样电容和保持电容之间的匹配问题。但是其信号输入共模范围会受运放的影响而较小。

电荷转移型结构如图16(b)所示。在采样过程中的共模电荷在保持阶段仍保存在输入采样电容C1上，因此其信号的输入共模电平不影响运放的工作，其范围可以很大，而且C2隔离了放大器输入共模电平和输出共模电平，可以分别通过Vcmi和Vcmo来调整。

本设计采用了电容翻转式采样保持电路结构，图17(a)所示，其时序图如图17所示。该电路工作在采样和保持两个相。

采样相，clk1、clk1p、clk1pp为高电平，clk2为低电平，此时C上的电压跟踪输入信号的电压值，采用clk1pp是为了减小开关M2和M3的沟道电荷注入引起的运放失调，使运放正负输入端电荷相等。

保持相，clk1、clk1p、clk1pp为低电平，clk2为高电平，下级板接至运放的输出端，产生正负输出电平。

此外，本设计中采样保持电路和MDAC电路的采样开关均采用了栅压自举开关。

为了验证采样保持电路的性能，需对电路进行静态和动态仿真。

图18是S/H电路的采样测试波形，其两输入电压为相差180度的一对正弦波，采样频率为100MHz。

从上图可知，采样的时间点和保持输出之间有一段建立时间，但是在保持阶段，输出可以在要求的时间到达所要求的精度。这表明此采样保持电路在100MHz采样频率下可以正常工作。

5.3 MDAC电路

1.5位/级的流水线模数转换器的每一级流水线模块需要实现两倍增益的采样保持以及与子模数转换器输出相减的功能。在开关电容电路中，这样的功能可以用图19的全差分结构实现。其中由clk1控制的开关采用栅压自举开关。

该电路的工作可由下式表示：

(5.1)

由上式可知，增益值由和两个电容决定，而是由子数模转换电路决定。

余量增益功能与减法的实现电路类似电荷转移型采样保持电路。在采样周期时，电容和采样前一级输入信号，在下一个周期数模转换器的输出加在采样电容的底极板，同时也接到运放的反馈通路中，根据电荷转移原理，在这个周期中实现了两倍增益和减法的功能。

参考文献

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[12]K.Bult,G.Geelen,“A fast-settling CMOS opamp for SC circuits with 90-dB DC gain”,IEEE J.Solid-State Circuit.vol.25,no.6,pp.1379-1384,Dec 1990.

[13]D.L.Fried,“Analog Sample-Data Filters,”IEEE J.Solid-State Circuits,Vol.SC-7,No.4,pp.302-304,Aug.1972.

作者简介：唐政媛（1982—），女，广西全州人，工程硕士，现就读于上海交通大学微纳科学技术研究院电子与通信专业。