专用集成电路CPU设计工具问题小议

摘 要：主要介绍了专用集成电路CPU计算机辅助设计工具的方法和步骤、设计过程中遇到的问题和解决方案，以及用CAD设计新型微处理器应该注意的问题。

关键词：专用集成电路 计算机辅助设计工具 新型微处理器

中图分类号：TN401 文献标识码：A 文章编号：1672-3791（2012）09（a）-0117-01

新型微处理器设计必须努力达到在可接受的耗电量和芯片面积条件下的最高性能。因此，芯片工具方法论通常具有挑战性和两个突出的特点：基本构件是晶体管，晶体管的尺寸可以单独地控制并能够和其它的晶体管组成不同的逻辑族；物理设计是分块的、详细计划的，而且在实施细节被设计出来之前就要提交。

1 微结构设计和电路可行性研究工具

微结构设计的目标是建立一个性能模型和一个微结构文档，该文档包含细致的流程图和具有重要性能的通路。该性能模型通常被高度参数化以便在主要的结构特性上施行中产生更多“如果-怎么样”的测试。该设计过程完全是人工的。该性能模型通常用高级编程语言写成，所以这里仅需要一个好的文本编辑器和语言编译器。对于微结构文档的编写，通常具有画图功能的字处理器就足够了。

电路可行性研究的目标是确保微结构可以实现。基于微结构的知识，电路设计者将芯片分成许多块并创建一个芯片级的底层计划来涵盖这些模块。多种分配电源的计划被测试之后，选择最优者。

电路可行性研究层次的基本工具是：电路图编辑器和连线器、布线编辑器和寄生抽取器、SPICE仿真器。绝大多数商品化的电路图编辑器、布线编辑器、寄生抽取器和SPICE仿真器都有电路可行性研究能力。

为了方便芯片底层计划的设计，上面的工具能够执行“如果-怎么样”的测试、芯片分区、模块管脚布局和综合网络连线，并具有许多不同的用户控制算法。然而，由于底层计划创建于设计的最早阶段，这些工具在操作部分完成设计数据。绝大多数的商业化工具都没有为此目的而设计。

为了确保整体时序说明的完整性，一个用于检查高层模块之间时序和整体网络线路一致性的工具是必须的。不论何时，只要某些模块中有局部变化，整体时序将随之而变化。该工具用于检查带有新时序的问题。

2 寄存器传输级（RTL）模型设计工具

RTL模型设计设计的目标是创建一个RTL层次的仿真模型，该模型反映微结构的意图，逻辑校验工程师能够检查逻辑的正确性，且包含有足够的细节以便能给电路设计人员呈送一份微结构的详细说明。

由于三个设计数据库（RTL模型、底层计划、数据通路/内存电路图）存在于该层，所以应该设计一个机制用于保持设计数据的同步。分区和引脚影响底层计划的RTL模型的数据。为确保底层计划和RTL模型同步，一个工具（RTL-to-fp）可以有规律的输出最近的分区信息和管脚信息到底层计划。为了保持在数据通路/内存电路和RTL模型之间的连接，可以使用等效性检查工具。数据通路/内存电路和它们在底层计划的模块表示出了支持这种同步机制需求的工具，如图1所示。

大多数商业化的等效检查器在校验RTL模型和相应的电路图网表之间的等效性上不够智能化。这些商品工具的主要缺陷是：等效处理算法在处理高层RTL模型上不够智能化；不能理解出现在电路中晶体管级别的多样性。

一种解决方案是使用一个晶体管—布尔—网络工具翻译电路网表到RTL模型之中，如可替代检查过程中RTL模型2（可替代的等效性检查过程：数据通路/内存网表布尔类型化RTL模型2逻辑仿真器RTL模型），并使用一个逻辑仿真器来校验RTL模型2和起初的RTL模型之间的等效性，这种方法更高效。因为模型2是自动产生，所以不需要维护。然而，它需要一个足够智能化的工具，该工具至少可以理解在设计中的每一个晶体管的逻辑功能。

3 数据通路/内存原理图设计工具

在微-底层设计计划阶段，设计人员可以使用商用的个人文档编辑工具来起草微-底层计划。设计人员也可以使用布线编辑器或一个原理图编辑器来编辑微--底层计划。微-底层计划是基于未完成的高层设计数据，在这项工作中还没有专用的商业工具。

在微-底层计划构造之后，开始原理图设计。由于已知的关键通路已经被确认，并且在电路可行性研究阶段已经设计，所以画原理图通常使用这些关键通路作为锚区。在画原理图期间，位于整体时序说明文件中的高层管脚时序说明文件不断更新以反映已经提交的执行。

4 结语

微处理器有两个不同于基于标准单元ASIC设计的显著特点：（1）基于晶体管。（2）直接计划和较早决定设计工具。要支持这两个特点，CAD工具需要理解设计中所用到的晶体管的功能，并能够与完成的部分数据协作，大多数商业化工具没有这些能力。因此，微处理器设计团队必须大幅度投资业界工具，以便创建所需要的工具流程。由于微处理器设计团队比ASIC设计团队小得多，商人不情愿为基于晶体管微处理器的商业工具进行投资。因此，需要大量的CAD资源来支持新型微处理器设计项目。

参考文献

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