对集成电路静电放电的电磁场耦合建模

摘要： 芯片设计人员需要快速、精确的方法模拟芯片对静电放电的抗扰度，从而充分预测和分析静电放电可能引发的问题。然而通常的方法预测芯片对静电放电的电磁场耦合，不仅需要大量的仿真时间，而且对各种不同的芯片布局缺乏代表性。这里我们提出一个有效的方法来计算集成电路对静电放电的电磁场耦合，并且充分考虑到集成电路中的非线性电路原件。借助芯片的SPICE模型和耦合电磁波能量，可以做出静电放电的合并全波模拟，从而了解芯片内部的电压和电流情况。

关键词： 静电放电；IC；耦合；建模

一、介绍

静电放电（ESD）对集成电路（ICs）存在严重危害。静电放电失败的发生很大程度上是由于对芯片放电静电过程中电场或磁场耦合。此试验的结果对芯片和放电装置的相对位置是敏感的，静电放电枪和芯片的朝向、两者之前线路的长度和终止点，以及其他因素的影响。

本文提出一种快速、准确的方法来预测集成电路对静电放电产生的电磁场耦合的响应。该方法把放电装置产生的电磁场的全波模型从仿真集成电路对耦合场的响应中分离出来。相对于纯粹的全波技术，这种方法有三点优势：

1、需要的计算时间少，因为大的静电放电模型和相对小的集成电路模型是分别仿真的。全波求解只需要计算放电装置产生的电磁场，而不需要考虑集成电路方面。

2、非线性集成电路的仿真通过SPICE模型来完成。

3、这种方法允许设计师迅速的改变芯片和放电装置的方向，而不用重复模拟放电装置产生的电磁场。只需改变SPICE模型中电磁场引发的电压和电流。

该方法有3个步骤：对放电装置产生的电磁场的估计；完善集成电路的等价SPICE模型（包括以电磁场耦合为代表的活动源）；集成电路的仿真和构建能预测放电产生的电压和电流的核心模型。

二，提出的新的仿真方法

1、计算静电放电枪产生的电磁场

在这个阶段，3D环境和集成电路封装模型所代表的完整静电放电枪已不存在。当集成电路的存在对放电装置的电压和电流难以造成影响的时候，可以从模型中加集成电路部分去除掉。这种假设已经被仿真测试并证明为正确的。集成电路封装以外，网格的尺寸可以被显著减少。

仿真的结果是芯片内的电磁场量（特别是Ez，Hx和Hy）。这些场量用来预测代表对封装电磁场耦合的电压和电流源。记录的场的位置正好是芯片插脚的位置。

2、建立集成电路和场耦合的SPICE模型

封装的SPICE模型有两个部分：被动的部分代表集成电路封装的寄生效应，主动的部分包含等价的电压和电流源代表电磁场耦合。模型的被动部分由芯片封装的几何形状决定。在很少的情况下，可以使用简单的集总元件（R，L和C）。多数情况是使用分散式的模型。

有两种方法来获得被动的封装模型：a）在仿真模型中提取插脚的自感、互感和电容；b）从S参数的测量值中提取这些寄生效应。

每个可构建成类似分离环包含一个寄生电感，一个寄生电容，终止阻抗、一个电压源，代表磁场耦合， 一个电流源，代表电场耦合，以及与临近插脚的互感和电容。这里，耦合仅仅显示在两根插脚之间。在实际的芯片中，模型应包含更多的插脚。

从静电放电枪产生的电磁场计算每个插脚的“主动”电压和电流源。芯片插脚的几何形状，以及所引发的磁场穿过插脚环引发的电压降。这个电压值为：

dAeff为环面积的微分，Hn为环面积中的磁场，μ为空间磁导率，t为时间。仿真结果表明，对于一个2公分见方大小的封装，从其中心点到静电放电枪的距离为5公分，场在一个插脚环面积中没有大的变化，所以电压源可以近似的得到：

以相似的方式计算电场耦合。由于典型集成电路的低高度，只有插脚水平部分的入射场（即Ez场）是重要的。插脚垂直部分的水平入射场可以忽略。

Ez表示垂直电场，ε为介电常数，S为插脚表面积的微分。如之前所说，当各种场缓慢的通过集成电路，电流可以近似表示为

3、结合芯片封装和芯片内部电路的SPICE模型

集成电路封装模型，包含封装寄生现象和场耦合，并在最后要结合芯片的内部电路模型。一旦结合起来，整体模型就可以用SPICE方式来仿真，不仅可以加快仿真速度，也能完整的包含芯片内的复杂电路。

三、提出方法的验证

之前为了验证所提出的建模方法，进行了相关实验。首先通过测试放电装置全波模型的精度进行确认，之后，通过依次测试芯片封装的被动模型精度，测试芯片能量耦合的全部估量来进行确认。在这些实验中，模仿实际集成电路的几何结构和电路结构构建出一个“大的”芯片式结构。这样构筑出的结构相对于实际芯片更易于修正和测量，便于了解更多芯片的内部电路结构。

1）静电放电装置模型的论证

如上所述，第一步是记录静电放电装置的模拟电磁场。实验和仿真中可使用一部Noise Ken ESS200静电放电枪。该放电枪的全波模型已经通过对比测量值和一个贴近放电枪的闭合环所感应到的噪声电压模型确认了。

测量装置环半径为13.5毫米，距离放电枪的尖端10厘米。环的一端终止于一个大的接地面，另一端与一个安装在地平面上的SMA连接器的内导体相连。用一个示波器测量通过SMA连接器的电压。

2）被动封装模型的论证

在第二步，大芯片的被动模型已经得到验证。大芯片由两块电路板构筑而成，在模型上放置了一个简单的配电网络电路。下面的PCB板模拟芯片封装的引脚框架。将这个大芯片的模型放在有实际功能的第三块PCB板上。尽管这个大芯片有10个“脚”，在此试验中只用到其中4个，分别代表VDD、VSS、VDDAD和VSSAD。尽管封装的全波模型用起来很容易，但这里还是通过测量来得到模型产生的寄生电感和电容值。

模型顶端的铜层分为四个脚，分别对应VDD、VSS、VDDAD和VSSAD。这四个脚与集总部件相连形成PDN电路结构。模型的底板为铜皮，模拟典型芯片的下垫板。

3）全部耦合模型的论证

实验研究验证了能够预测从静电放电装置到芯片的耦合。静电放电枪的尖端到芯片模型边缘的距离为10公分。芯片插脚上的电压由通过同轴电缆串联到插脚的500欧姆电阻来测量。一般而言，尽管不能在时间上全程匹配，但是功率电平波形的趋势匹配良好，最可能的原因是芯片模型和实际的阻抗存在失配。

四、结论

提出了一种快速估算从静电放电装置到芯片的电磁场耦合的方法。此方法可能会比全波仿真的方法快上很多，同时可以完整显示on-die电路的复杂结构。此方法相对于全波法的主要优势在于方便设计师在实验设置和电压电流耦合变化中的探索和改进，改变芯片相对于放电装置的位置就像改变电磁场通常计算封装的等价电压和电流源一样简单。不是必须用到全波仿真。不同的静电放电装置的配置（例如放电枪到芯片的距离和连接方式）可以用全波模型仿真一次，反复使用。同样的，改变芯片，来测试放电装置电路的改进，不需要任何额外的全波仿真，并可以用SPICE全程执行。初步结果表明在静电放电过程中芯片式封装的电压的仿真值和测量值是近似的。■

参考文献

[1] K. Wang， D. Pommerenke， R. Chundru， T. Van Doren， J. Drewniak， A.Shashindranath， “Numerical Modeling of Electrostatic Discharge Generators，” IEEE Trans. Electromagn. Compat.， Vol.45， no.2， May 2003.

[2] C. Qing， J. Koo， A. Nandy， D. Pommerenke， J. S. Lee， B. S. Seol， “Advanced full wave ESD generator model for system level coupling simulation，” in Proc. IEEE Int. Symp. Electromagn. Compat. 2008， pp.1-6.