数字钟设计中N进制计数器的实现方法对比分析

【摘 要】 “数字钟的设计”是高职院校乃至本科院校《数字电子技术》课程设计中的一个重要设计项目，设计方法有许多种，但作为课程设计通常采用中规模集成电路设计组成数字钟，其中带显示的计数器设计是一个重要模块。集成计数器芯片常见的多为十进制计数器和四位二进制计数器，每一种集成计数器的功能和使用方法都不尽相同，本文对比分析了几种不同的中规模集成计数器芯片设计N进制计数器的方案，从而扎实掌握计数器的应用，切实符合数字系统设计要求。

【关键词】 中规模集成计数器 N进制 数字钟

计数器常见的多为十进制计数器和四位二进制（十六进制）计数器，但实际的数字系统根据要求不同需要各种进制的计数器。在实际工作中，任意进制计数器主要是利用集成计数器来构成。比如：数字钟的设计中需要六十进制、二十四进制或十二进制计数器，实现这些计数器可以选择不同型号的计数器芯片，但实现的方法却各不相同。本文就如何应用常用中规模集成计数器芯片实现数字钟中任意N进制计数器的方法进行分析与探讨。

1 任意进制计数器实现方法

利用集成二进制或集成十进制计数器芯片可以方便地构成任意进制计数器。采用的方法有两种，一种是“反馈清零法”，另一种是“反馈置数法”。即需要利用清零端或置数控制端，让电路跳过某些状态来获得N进制计数器。

1.1 馈清零法

反馈清零法适用于有清零输入端的集成计数器，截住计数过程中的某一个中间状态控制清零端，使计数器由此状态返回到零状态重新开始计数。清零信号的选择与芯片的清零方式有关。设产生清零信号的状态为反馈识别码Na。当芯片为异步清零方式时，可用状态N作为反馈识别码，Na=N，通过门电路组合输出清零信号，使芯片瞬间清零，即第Na个状态存在时间极短，故其有效循环状态从0～（Na-1）共N个，构成N进制计数器。当芯片为同步清零方式时，可用状态Na=N-1作为反馈识别码，通过门电路组合输出清零信号，使芯片在CP到来时清零，保留的有效状态是0～Na，也同样构成N进制计数器。

1.2 置数法

利用具有置数功能的计数器，截取Nb～Na之间的N个有效状态，构成N进制计数器。当计数器的状态循环到Na时，由Na构成反馈信号提供置数指令，由于事先将并行数据输入端置成了Nb的状态，所以置数指令到来时，计数器输出端必然被置成Nb，再来计数脉冲，计数器将在Nb基础上继续计数，直至循环到Na，又进行新一轮置数、计数功能。这里将提供置数反馈信号的Na称反馈指数码，它的确定与计数器的置数方式有关。如果是异步置数，则应令Na=Nb+N；如果是同步置数，则应令Na=Nb+N-1。

可见，在采用“反馈清零法”和“反馈置数法”构成任意进制计数器时，一定要先了解计数器的清零方式和置数方式。常见中规模集成计数器的清零和置数方式如表1所示。

2 各种常见集成计数器实现数字钟计数器的方法与区别

数字钟计数器不仅要求能计数，而且要能够驱动译码显示电路显示十进制数码，因而用二进制计数器实现和用十进制计数器实现数字钟计数器是有区别的，在设计电路时往往容易忽视，值得分析与探究。时钟计数器的秒、分计数器为60进制，时计数器可以是24进制也可以是12进制。在选择计数器芯片时，需先通过功能表了解计数器的计数方式、清零方式、级联方式等各种功能，然后再确定方案。

2.1 十进制计数器实现数字钟计数器

2.1.1 步十进制计数器的实现方法

时、分、秒计数器用集成二-五-十进制异步加法计数器74LS90来实现比较简单，一般利用“反馈清零法”。

74LS90为十进制计数器，可构成8421和5421两种编码的十进制计数器。如果计数脉冲从CPA端输入，从QA端输出，则是二进制计数器；如果从CPB端输入，从QDQCQB输出，则是异步五进制加法计数器；当QA和CPB端相连，时钟脉冲从CPA端输入，从QDQCQBQA端输出，则是8421码十进制计数器；当CPA端和QD端相连，时钟脉冲从CPB端输入，从QDQCQBQA端输出，则是5421码十进制计数器。输出端QDQCQBQA接一译码器，经过译码后接至数码管单元的共阴数码管，即可显示相应的数字。

一个十进制计数器只能显示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级连使用。由74LS90构成60进制计数器，需将两片74LS90各连接成8421码十进制计数器（QA和CPB端相连，时钟脉冲从CPA端输入）后级联，级联用低位芯片的QD输出触发高位芯片的CPA端。低位芯片74LS90（1）设计成10进制加法计数器，高位芯片74LS90（2）设计成6进制加法计数器，采用反馈清零法，即当十位计数状态为QdQcQbQa=0110时，计数器归零。图1电路即为60进制计数器，可作为秒计数器，也可作为分计数器。

值得注意的是：该计数器作为秒计数器时，需和分计数器连接；作为分计数器时，需和时计数器连接。由于其高位芯片是六进制计数器，QD无法变化到高电平“1”状态，因而，触发下一级分或时计数器的低位CPA端时，必须用高位芯片74LS90（2）的Qc端，而不是QD端。

时计数器一般设计为24进制计数器，仍采用异步反馈清零法。将低位74LS90设计成4进制加法计数器，高位设计成2进制加法计数器即可。

2.1.2 同步十进制计数器的实现方法

74LS192是同步十进制可逆计数器，它具有双时钟输入，并具有异步清零和异步置数等功能。同步计数器往往设有进位（或借位）输出端，若要用同步计数器进行级联，可选用其进位（或借位）输出信号来驱动下一级计数器，再通过反馈清零法或反馈置数法实现任意进制计数器。例如用74LS192实现六十进制计数器，其电路如图2所示：

两片74LS192级联，低位芯片（个位）自然计数是十进制，高位芯片（十位）采用反馈清零法构成六进制计数器，由于清零端高电平有效，从而经过与非-与非门（或与门）实现。当低位芯片脉冲CP个数满10时，进位输出端向高位芯片（十位）输出一个脉冲，高位芯片（十位）输出加1；当个位脉冲CP个数满60时，此时高位芯片（十位）加到6，异步反馈清零端迅速清零，从而实现60进制计数器。可见同步计数器利用进位输出端级联，方便快捷地实现了N进制计数器。

二十四进制计数器的实现，只要将十位芯片的Q1端和个位芯片的Q2端经过与非与非门后反馈回到两个芯片的清零端即可，其他端的连接方法不变。

2.2 二进制集成计数器74LS161实现数字钟计数器的方法

74LS161是常用的同步二进制集成计数器，能同步并行预置数据，具有异步清零、同步置数、计数和保持功能，具有进位输出端，可以串接计数器使用。

两片74LS161级联可构成256进制计数器，片与片之间的连接方式有并行进位（低位片的进位信号作为高位片的使能信号，CP同步）和串行进位（低位片的进位信号作为高位片的时钟脉冲，即异步计数方式）两种。在此基础上，可采用反馈清零法构成大于16小于256的任意进制计数器。如要构成49进制计数器，则先计算：（49）10=（00110001）2，由此，只要将高位芯片的Q1Q0和低位芯片Q0组合为与非函数，作为异步反馈清零信号就可以了。

但若用它来实现如数字钟等带显示的计数器，则不可采取以上方法。因为这样的计数器，高低位芯片是按二进制方式计数，而驱动的数码显示一般是采用8421码十进制数显示，因而会出现错误输出。若要实现带显示的计数器，如60进制计数器，则需将低位芯片接成10进制计数器，高位芯片接成6进制计数器，然后进行级联。电路如图3所示：

74LS161和74LS192都具有置数端，也可以采用“反馈置数法”构成任意进制计数器，置数法和清零法的应用基本相同，但更灵活。比如利用置数法也可以构成只显示1～12点（不显示0）的特殊十二进制计数器，限于篇幅，这里不再赘述。

3 结语

数字钟设计方案中带显示的计数器设计方法很多，可采用的中规模集成芯片也很多，但无论采用哪种型号的集成计数器，在实现N进制计数器时都要首先分析芯片的逻辑功能，熟悉每个功能端的作用，掌握级联方法，然后利用反馈清零或置数法（异步或同步）可以方便地实现任意进制的计数器。

参考文献：

[1]周良权，方向乔.数字电子技术基础（第3版）[M].北京：高等教育出版社，2008，148-163.

[2]许春香，殷刚.数字电子技术[M].北京：化学工业出版社，2010，101-127.

[3]彭介华，电子技术课程设计指导[M].北京：高等教育出版社，2008，（12），88-95.

[4]梁宗善，电子技术基础课程设计[M].武汉：华中科技大学出版社，2009，（1），48-53.

[5]栾云才，计数器设计及应用[J].泰山学院学报，2010，（11），45-48.