基于DDR2 SDRAM的SAR成像转置存储器的FPGA实现

摘 要：转置存储器 (CTM)是合成孔径雷达(SAR)实时处理器的一个重要组成部分，本文提出了在基于FPGA和 DDR2 SDRAM的实时成像系统中CTM的设计方法，详述了其功能和设计思想，并使用ALTERA的EP2S60F1020C5 FPGA和SAMSUNG的M378T6553CZ3 DDR2 SDRAM进行了实现和验证，同时给出了设计与实现中应注意的若干问题。

关键词：转置存储器；合成孔径雷达；可编程逻辑器件；DDR2 SDRAM控制器

中图分类号：TN41,TP33 文献标识码：B

文章编号：1004373X(2008)0104803オ

Realization of CTM in SAR Imaging System Based on DDR2 SDRAM and FPGA

BAI Hailong，QUAN Yinghui，WANG Hongxian，WANG Tong

(National Key Lab. of Radar Signal Processing,Xidian University,Xi′an,710071,China)

オ

Abstract：The Corner Turning Memory(CTM) is the most important portion of real-time SAR imaging system.In this article,the FPGA-based character of CTM are introduced,then the main structures and design anamnesis of CTM is discussed as well as its simulation and validation on StratixII EP2S60F1020C5 and Samsung K4T1G084QC.Also some key points is given in realization on FPGA,the last result show the feasibility of design.

Keywords：corner turning memory;SAR;FPGA;DDR2 SDRAM controller

1 引 言

合成孔径雷达(Synthetic Aperture Radar,SAR)成像信号处理的特点是运算复杂，数据量大，这就要求系统在进行快速运算的同时能进行大数据量的快速传输和存储。转置存储器 (Corner Turning Memory,CTM)是合成孔径雷达实时处理器的一个重要组成部分，他实现将距离向压缩处理后的数据按帧进行转置,以适应方位压缩的需要。此间高达数百MB的数据吞吐对转置存储器的速度和容量都有较高的要求。

当前通用的方法是使用DSP作为成像处理的核心，配合DSP内建的SDRAM控制器,使用软件的方法,利用SDRAM对数据进行转置运算。随着国防及国土资源探测领域对SAR微型化、迷你化的需求越来越强烈，采用DSP的SAR系统无论是功耗、体积还是抗辐射等方面都不能满足这种趋势的要求,必须采用新型的器件在不降低运算能力的前提下降低功耗、增加集成度以达到SAR系统的微型化。

可编程逻辑阵列(FPGA)经过数十年的发展，功能日趋完善。当前主流的FPGA内部集成大量的乘法器、RAM甚至处理器核，连同基于数据流的强大定点处理能力使FPGA在信号处理领域异军突起。同时，FPGA具有军品级的产品，可以满足航空航天等极端环境下的系统级应用。本文将讨论基于FPGA和DDR2 SDRAM的SAR成像系统设计，主要包括DDR2 SDRAM控制器的FPGA实现和其在CTM方面的具体应用。

2 基于FPGA的SAR成像信号处理机介绍

本系统是一个通用的基于FPGA的雷达成像数字信号处理机，板卡结构如图1所示。

板卡选用4片ALTERA公司Stratix II系列的EP2S60F1024C5高性能FPGA作为主处理单元。而考虑到SAR成像、匹配等算法大数据量的存储与转化，板卡选用SAMSUNG的K4T1G084QC大容量高速DDR2 SDRAM作为存储器，每个用户可编程的FPGA可访问的RAM容量最高达1 GB，并拥有32 GB/s@400 MHz的数据传送率。同时，4片FPGA以环形的拓扑结构通过32 b LVDS双向连接以满足并行运算的要求。这样，可在线重构的大规模高性能FPGA配合高容量高带宽的DDR2 SDRAM可以完成所需的弹载SAR的实时仿真验证。另外，板卡采用66 MHz,64 b的PCI桥接芯片PCI9656和主机进行通信,一片FLASH配合非易失的CPLD控制对4片FPGA的配置。

相对于基于DSP的SAR成像系统，基于FPGA的SAR成像信号处理板卡在带来各种性能提升的同时也有开发困难的缺点。其中，基于DDR2 SDRAM的SAR成像转置存储器的FPGA实现便是本系统的重点和难点之一。

3 FPGA中DDR2 SDRAM控制器的设计

3.1 DDR2 SDRAM概述

在当前流行的存储器中，DRAM相对SRAM来说具有简单的结构，同时对于FLASH又具有高的即时存取速度。但是因其结构的特殊性，需要周期性地对存储单元进行刷新来保持信息，这就限制了DRAM的应用。随着微电子技术的不断发展，集成同步控制逻辑和定时刷新逻辑的SDRAM克服了DRAM的缺点走向主流应用平台。而其继任者DDR SDRAM、DDR2 SDRAM更在前代的基础上引入新的特性，占领了主要的随机存储器市场。

DDR2 SDRAM器件使用DDR架构实现高速运行，同时采用SSTL18-class2低电压IO标准降低功耗并增强信号完整性。存储器使用控制器提供的差分时钟，命令在时钟的每个上升沿寄存。双向数据选通脉冲(DQS)与接收端中的用于采样的数据一起传输。DQS是一个选通脉冲，在读取期间由 DDR2 SDRAM器件传输，在写入期间由控制器传输。DQS与用于读取的数据边沿对准，与用于写入的数据中心对准。对DDR2 SDRAM器件的读取和写入访问为突发式,访问以激活命令寄存开始，然后是读取或写入命令。在激活命令下寄存的地址位用于选择要访问的组和行，在读取或写入命令下寄存的地址位用于为突发访问选择组和起始列位置。

3.2 DDR2 SDRAM的初始化时序和指令系统

相对于前代，DDR2 SDRAM 创新性的加入了片内端接电阻(ODT)、CAS附加延迟(Posted CAS Additive Letency)等特性。前者使用可配置的片内端接，简化了PCB的设计；后者可以在AL时钟周期内延迟DDR2 SDRAM的内部指令，优先载入读取指令而无须等待行激活延时，从而提高对DDR2 SDRAM的读写访问效率。这些特性一般都是在DDR2 SDRAM的初始化过程中通过设置模式寄存器来实现的。DDR2 SDRAM的初始化时序如图2所示。

お

初始化进程通过对一个内部模式寄存器和3个外部模式寄存器的设置来定义DDR2 SDRAM的具体运行模式，包括突发长度、突发类型、DLL使能、驱动输出强度等。这些参数根据所使用的内存芯片由其DATASHEET给出。

初始化时序结束后，控制器即可以对DDR2 SDRAM进行存取操作。激活(Active)目标行(Row)是所有的读写命令的先导，而又以对该行的预充电(Precharge)结束。行被激活后，读取或写入命令就可以按照tRCD指标发送到行。读写命令用于发起对活动行的突发式读取访问，BA0和BA1上的值选择组地址，A0~Ai上提供的地址输入选择起始列位置。读写突发结束后，只要还未预充电，此行仍可用于后面的访问。DDR2器件需周期性刷新，控制器使用一个刷新计时器每隔78 μs对DDR2 SDRAM发起自动刷新指令。自动刷新命令在此控制器设计中拥有最高优先级。DDR2 SDRAM的指令系统如表1所示。

3.3 在FPGA中设计DDR2 SDRAM控制器

根据DDR2 SDRAM使用接口时钟双沿采样指令、DQS双沿采样数据的特点，控制器主要由控制(Controller)模块和数据通路(Data Path)模块组成。控制模块实现功能为：在系统上电时对DDR2 SDRAM进行初始化,在系统正常工作时把本地的读写请求解析成DDR2 SDRAM物理接口命令,并控制数据通路按照接口时序发送接收数据、定时发送刷新指令等。模块的状态机转移如图3所示。

数据通路是本地端和存储器端的桥接接口。因为DDR2 SDRAM的数据工作在双倍数率下，本地的数据总线的位宽是存储器端数据总线的2倍。锁相环(PLL)模块用于为控制模块和数据通路模块提供同步的时钟。这里还使用反馈时钟配合一个额外的锁相环模块，用于重同步读回数据。数据通路的框图如图4所示。

4 CTM的设计

经典R-D SAR成像算法的本质是实现距离压缩和方位压缩，距离向压缩输出的离散数据可以看成是一个按行输出的矩阵,之后的方位向压缩需要按列进行处理。CTM 作为一个独立的部件正是为了适应成像处理器中方位处理部分对输入数据的要求,将距离向处理后的数据重新排序,使得沿着距离向顺序输入的数据变换成沿着方位向顺序输出。

对于单帧图像数据的转置,在算法上是输入数据流到存储器的映射和存储器到输出数据流的映射,这两个映射通过对存储器的读写操作来实现,实现这两个映射必须保证对存储器的读写操作不能冲突。另外,SAR图像处理中相邻帧图像数据是相关的,在R-D算法中,正确的方位压缩运算要用到相邻两帧图像数据。而且为了保证对一帧图像数据方位向处理的同时并行地对下一帧图像数据进行距离向处理，就必须对数据进行分页式存储。

本文采用了三页式的设计，CTM的结构如图5所示。将存储器按照实际的需求分为A、B、C 三页，在每页将距离压缩后每个距离向的数据按行的方式存储，而列的长度为方位向采样的一半，按行写入而按列读出。这样，在写入A页的同时，可以读B、C页；写入B页的同时，可以读A、C页；写入C页的同时，可以读A、B页。这样轮转式对存储器的操作在实现矩阵转置的同时以最小的代价保证了距离向和方位向的并行处理。

5 CTM基于DDR2 SDRAM和FPGA的实现

CTM的实现基于FPGA逻辑对DDR2 SDRAM地址的控制。本系统实现的一种成像算法为距离向8 192点采样数据，每个数据占用2 B RAM，则每个距离向的数据需要16 384 B的RAM。方位向合成孔径长度为4 096点采样数据，每个数据同样是占用2 B RAM，需要8 192 B的RAM。根据上述方法对存储器分页，每页的一行为8 192 B，一列的长度为2 048 B，则CTM共需8 192*4 096*3*2=192 MB的存储器空间。整个设计的读写仿真时序如图6所示。

在设计的实现过程中，需要特别注意以下问题：

(1) FPGA已经针对DDR2 SDRAM提供了相应的I/O电平标准SSTL18[CD#*2]class II和相应的I/O Bank。因为每个参考电平管脚只能关联最多20个SSTL18电平输入输出，在做PCB设计时要在仿真的基础上分配相应的管脚，避免超出限制。

(2) 在做PCB时应针对DDR2 SDRAM数据和控制信号在SDRAM端进行飞越式(Fly-By)并行端接，以尽可能地保证信号完整性，提高工作频率。

(3) 在FPGA开发环境中打开SDRAM信号引脚的串行端接电阻(25 Ω)。注意根据器件DATASHEET的具体时序要求设计控制电路。

(4) 存储器片上DLL有工作时钟范围的限制，调试时工作时钟不能太低，否则会引起DLL不能同步时钟而引起器件工作失常。

6 结 语

此设计实例现已应用于本所上述基于FPGA的SAR成像系统。经过长时间实际运行的检验，CTM稳定工作在200 MHz下，64位数据最大总线传输率达到32 GB/s。在以后的改进设计中，通过换用更高速度等级的FPGA并优化系统，可以达到更高的存储带宽。

针对SAR系统通过FPGA集成而小型化的趋势，本文设计了一种基于DDR2 SDRAM和FPGA的SAR成像转置存储器。本设计使用当前主流的器件，通过模块化的设计方法，缩短了设计时间并达到了理想的性能。

参 考 文 献

［1］保铮，邢孟道，王彤.雷达成像技术[M].北京:电子工业出版社,2005.

［2］夏宇闻.Verilog数字系统设计教程[M].北京:北京航空航天大学出版社,2003.

［3］Gang Ren,Jizhong Han,Chengde Han.CTM on Multiprocessor:Solution for Bottleneck of SAR.Proceedings of ICSP2000 ,IEEE.

［4］Stratix II Device Handbook[Z].Altera Corporation,2006.

［5］全英汇,王宏现,邢孟道.分布式多DSP系统的CPCI总线接口设计和驱动开发［J］.现代电子技术，2006,29(20):91-93.

［6］邢孟道.基于实测数据的雷达成像算法研究[D].西安:西安电子科技大学,2002.

作者简介 白海龙 男，1982 年出生,河南驻马店人，硕士研究生。主要研究方向为数字系统设计与高速实时信号处理。

全英汇 男，1981年出生,浙江丽水人，博士研究生。主要研究方向为雷达成像信号处理。

王虹现 男，1979年出生,河南商丘人，博士研究生。主要研究方向为雷达成像与高速实时信号处理。

王 彤 男，1974年出生，陕西西安人，教授。主要研究方向为雷达成像、地面动目标检测和空时二维信号处理。

注：“本文中所涉及到的图表、注解、公式等内容请以PDF格式阅读原文。”