Intel 22nm工艺

全球首款22nm微处理器(lvy Bridge)将采用3－D三栅极晶体管进行批量生产；

世界上首款3－D三栅极晶体管进入生产阶段；

晶体管向3－D三栅极结构的过渡，对半导体制造技术的持续进步至关重要，也为摩尔定律的继续发展注入了新活九

随着Intel下代处理器lvy Bidge的各种消息的不断“泄露”，一个与最新22nm工艺息息相关的名词也浮出了水面――3－D三栅极晶体管(Tri-Gate Transistor，简称3－D晶体管)。

3-D晶体管究竟是何方神圣，让Intel对其如此推崇?本文即将带你揭秘22mm工艺时代的新宠――3-D晶体管(Tri-Gate Transistor)。

抛开“远古时代”不谈，微处理器芯片工艺从90nm到65nm，经过45nm到达32nm，晶体管越来越小、性能越来越强，而相关设备也不断变得更小、更陕、更高效。Intel在早期的研究中就已经发现，如果不对晶体管自身的结构进行重新设计的话，在22nm工艺下不断缩小的晶体管尺寸并不能达到摩尔定律所预期的性能进步与能耗的降低。一场基于芯片的基础微电子原件――晶体管的革命势在必行，而在经历长达十年的研究之后，22nm制程的解决方案终于出台――史无前例，晶体管从22nm开始正式进入3D时代。

创新之路：从90nm到22nm，从平面到三维

处理器芯片的性能进化总是与制作工艺的不断进步相伴随，从130nm工艺到目前已经大量普及的32nm工艺，Intel不断寻找着制程工艺与半导体材质的进化道路。还好，这一路下来随着材质的不断进步，Intel处理器基本按照摩尔定律在不断地向前进化。

从这张制作工艺的进化图(图1)中我们可以看到，直到32nm时代，每一次Intel处理器制作工艺的进步，都与选择更先进的材料息息相关。

90nm与65nm时代的应变硅

在以Pentium 4 Prescott处理器为典型代表的90nm制程工艺时代，Intel首次发明并使用了应变硅(Strained Silicon)技术。作为90nm制作工艺时代最具代表性的特色技术，应变硅的使用让晶体管的电流流动强度提高了20％左右，极大地提高了晶体管的运行速度，并能提高芯片的工作频率。

但90nm工艺的应变硅技术固然提高了晶体管的“活性”，同时却也有一个瑕疵――漏电现象比较严重。由于不能很好地控制90nm工艺上晶体管的泄露电流问题，也就因此为Prescott处理器带来了额外的高功耗，居高不下的功耗自然也就限制了频率的进一步提升。当年Prescott处理器的“高热”相信不少老玩家应该记忆犹新。因此在两年后，Intel迅速推出了第二代应变硅技术与65nm工艺。

在材质上65nm工艺与90nm工艺毫无二致，但得益于第二代应变硅技术的使用，65nm工艺的晶体管在电流泄漏量上仅有90nm工艺产品的1／4甚至更少，而且在第二代应变硅技术的帮助下，65nm工艺晶体管的响应速度相比90nm提升了近30％，功耗降低而性能得到了增强。

45nm与32nm的HKMG技术

在摩尔定律的预示下，处理器晶体管的尺寸每两年便要缩小到原来的一半。到了65nm工艺时，晶体管中的二氧化硅绝缘层已经达到了5个氧原子的厚度极限。再往后规划的45nm工艺时代，随着晶体管尺寸的再次缩减，源极与漏极之间的距离进一步缩减，而此时二氧化硅绝缘层的厚度已经不可能再缩减，如果此时不能解决栅极向下的电流泄漏问题，摩尔定律的语言也许就此会被打破。

此时，科学家们致力于寻求更新的材料来设计制造晶体管，希望能用高介电常数(Kappa，K)的绝缘材料代替现有的二氧化硅，以提高栅极电容，在不改变电学厚度的同时有效地改善目前看似无法克服的电流泄漏问题。最终，元素铪(Hf)以高K值赢得了业界研究人员的信任，HfO2被大量使用在45nm及32nm制作工艺的Intel处理器上，这就是所谓的High―K材料。这种材料在经过超高温的源极／漏极退火处理之后，还可以保持多晶态而且K值还有略微增加的可能，对于降低栅极的电流泄漏有积极的作用，也被―直沿用至今。

在使用了High-K材料之后，新的问题又出现了，原来用于制造栅极的多晶硅与新材料兼容性很差，因此必须更换新的栅极材料――用金属电极(Metal Gate)取代多晶硅是一个不错的解决方案。金属电极与高K介质的材料同时使用，因此该工艺也常被称NHKMG。这种组合成功地解决了电子从源极到漏极迁移率降低的问题，可以轻易得到具有高性能的晶体管。

在半导体工艺全面进，N45nm至32nm之后，HKMG技术几乎被所有的芯片制造厂商所采用，而根据工艺的细分不同又分为前栅极HKMG2]2艺与后栅极HKMG2工艺两大类，分别以IBM和Intel为两大工艺阵营的典型代表。(限于篇幅，本文不对前栅极与后栅极HKMG工艺做详细讲解，有兴趣的读者请自行了解)

解决22nm的困惑，从材质到结构的突破

虽然可以预见，在32nm乃至今后的更先进工艺时代，HKMG技术将在很长一段时间内大行其道，也算是大势所趋。但是，随着制程工艺的进步，在由32nm向22nm迈进的研究过程中，科学家们发现22nm制作工艺的桎梏又出现了―集成度的提升导致晶体管的尺寸进一步缩小，而过小的线宽直接导致了沉积金属栅极材料变得非常困难，甚至无法沉积。

如何解决这个难题?Intel的研究人员想出了一个天马行空却又创意十足的点子――由平面转为三维，由单栅极转为三栅极，这正是Intel提出的22nm工艺中的核心技术――Tri-Gate Transistor(三门晶体管，通常称为三栅极晶体管或3－D晶体管)，目前已步入实际生产制造阶段。

从图5可以看出，3－D晶体管与之前的晶体管结构相比，最大的特别之处就在于将原本是平面的源极、漏极和栅极像鳍状物一样立了起来，形成了立体结构。与32nm平面晶体管相比，可以看出对于栅极而言都是一样的，没有太大变化，不同的是在22nm工艺中，源极与漏极由平面变为了鳍状物的立体结构。而栅极的可利用面积也由一面变为了立体的三面(左侧、右侧与顶面)，这就是Intel提出的“3－D Transistor”的名称由来。

看得出来，3－D晶体管其实就是在单个晶体管内集成了三个通道(两个Side Gate和一个Trop Gate)。如果将3－D晶体管的正截面剖开，你还可以发现，其实栅极电子束就是一个矩形，矩形除了底面是基板之外，顶端和两侧都是栅电极，好比将32nm的平面晶体管旋转90度之后直接扣在了晶圆的基板之上。

首先让我们来看看教科书上所能 学到的晶体管结构。图6是一个标准的晶体管结构，包括源极、漏极以及控制电流的栅极。在正常情况下，由栅极控制晶体管的“开”与“关”两种状态，利用“开”状态下的电子从源极到漏极的流动产生电流。显然，在晶体管处于工作状态的“开”时，我们希望电流量尽可能地大、开关频率更高以获得更强的性能。而在关状态时，我们则希望反型层(电子的流通渠道)上完全没有电子残留，以达到绝对省电的状态。如果在关的过程中产生了电子残留，不但会产生额外的能耗，而且对整个晶体管的电学性能也有较大影响，这就是我们俗称的晶体管电流泄漏(漏电)。在漏电的状况下，很难精确控制晶体管的工作状态。

晶体管的漏电无法绝对避免，而整个业界为解决漏电的问题也进行着各种技术上的尝试。

在如何应对漏电的解决方案上，最常见的有两种方案，一种就是图7所示的PDSOI Partly Depleted Silicon-On-Insulator，部分耗尽SOI结构。由一层氧化物将顶层硅与基层硅隔绝开。由于氧化物绝缘体的存在，来自背面的漏电影响会有一定减少。但由于这种厚膜结构导致浮体物的存在，同样会影响电子在电流沟道中的流通，无法起到极佳的防漏电效果。

图8显示的则是另一种解决方法，称为FDSOI(FullvDepleted Silicon-on-Insulator)。这种结构将源／漏极部分做得很薄，也常被称为薄膜FDSOI。在这种结构下，浮体部分大大减少甚至消失，对电子在沟道中的流通影响变得非常小，是目前应用较多的一种解决方案。

但Intel却没有使用这两种结构中的任何一种，其中一个重要的原因就是制造成本会增加很多，大约会增加10％。而在使用了三维结构之后，晶体管也能达到全耗尽的效果，既利用了以前的研究成果，同时新的晶体管结构只会带来大约2％到3％的成本上升。

回忆一下32nm晶体管的平面结构，电子流都是在平面结构之下传输的，而三维结构与之对比而言，整个反型层就立起来了。如果单从横面来说，3－D晶体管利用的面积看似非常小，但是整个的电流所利用的面积是非常大的。正是由于这种三维结构的影响，在“开”的状态下，可以得到很强的电流。同时它又充分利用了全耗尽的概念，在“关”的状态下，漏电电流也会降到非常低的程度。这样的话，厂商就可以利用这两种特性调整设备，以满足不同的需要。这也就是3－D晶体管相比平面晶体管的最大优势所在。

析3-D晶体管的特色技术功能

从90nm到22nm，从平面到立体，3－D晶体管到底是何方神圣?它究竟有着怎样的潜力与本领，使得Intel在半导体材料学未能取得实质性进展的条件下将其作为了延续摩尔定律的灵丹妙药?

高性能

由于三个栅极的存在，而且源极漏极也由平面转为了立体，因此当极限电压加在晶体管上时，三个栅极都会被电流所阻断，此时通过晶体管的总电流就是每个栅极交叉点的电流之和――在相同电压下，与32nm平面晶体管相比，3－D晶体管可以得到并驱动3倍的电流，整体效率提升20％。

显然，3－D晶体管还有一个好处在于工作电压可以降低，要得到与之前平面晶体管相同的电流量，你只需要理论上原来l／3的电压即可驱动相同的电流――工作电压能降得更低，同时栅极的开关速度也可以提高许多。在一份由英特尔高级院士马博主导的3－D晶体管技术特色演示视频中，Intel表示22nm工艺的3－D晶体管的开关速度相比32nm工艺提升幅度将达37％。

让我们来看得更加形象一点。图10中所画的曲线表示的是目前已进入应用阶段的最先进制作工艺――32nm晶体管延迟时间随电压的变化曲线。随电压的升高，延迟不断变小――晶体管的性能则不断增强。在超频实践中，更高的频率需要相应更高的核心电压支持，就是这个道理。

如22nm制作工艺的晶体管也采用平面结构，如图11所示，可以看到相比32nm晶体管其性能的提升大约为20％，但是在低电压下，晶体管的延迟仍然不如人意，甚至有些糟糕。

不过Intel并没有为22nm工艺选择平面结构，而是让晶体管进入了三维时代，所以在22nm的3－D三栅极晶体管帮助下，性能得到了质的飞跃。在晶体管结构未发生本质变化时，每一代工艺的更新带来的性能进步都大约在20％左右，而这次的三维革命直接将晶体管的性能提升了37％，这是前所未有的成就!(图12)

举个例子便于大家更好理解。假如32nm晶体管与22nm 3－D晶体管分表代表两个人A和B，他们要去做同一件事情――搬砖头。假如正常情况下，A在早餐吃了5个馒头(正常工作电压)之后可以在1分钟内搬走10块砖头，那么B在吃了5个馒头之后可以搬走14块砖头――效率提升明显，性能更强。

如果有一天早餐馒头数量不足，结果A和B都只吃到1个馒头(低电压)，此时A由于缺乏力气，在1分钟内只能搬走3块砖头，而B此时则可以在一分钟内搬走5块砖头。A与B的工作能力优劣，立等可判。

衡量晶体管的功耗的一个重要指标之一就是电流泄漏量(漏电量)，图13给出的是从65nm到22nm工艺进化过程中，晶体管的性能与漏电量的对比变化曲线。可以看出，随着制作工艺的进步，晶体管的漏电量逐渐降低，而性能逐渐增强。

摩尔定律指出，从一代到下一代的工艺，晶体管的漏电或者性能方面一定有所提于卜。图13表示从65nm到45nm再到32nm，再到22nm的曲线，这些曲线所代表的意思，就是说从一代到下一代，晶体管的漏电会更低，而性能更强大。

注意图13中22nm工艺晶体管的这条曲线，在低性能这部分区域，可以发现其漏电量非常非常低，这样可以实现非常低的功耗。对那些低功耗设备，如手机、平板、GPS等手持设备而言，22nm工艺可以在更低的功耗下得到更强的性能，更便于OEM厂商设计制造产品。

再看高性能部分，在漏电量相同的情况下，22nm工艺则可以获得更高的性能，在台式机、服务器等应用领域，可以让这些设备性能更强大，使运行速度更快。

从图14也可以看出，每一代工艺的进步带来的功耗下降大概都在50％左右。仔细观察曲线斜率的变化，你会发现从65nm到45nm再到32nm，曲线的变化几乎是线性的，斜率保持一致。而在32nm到22nm的转变中，功率与稳定性能的变化曲线斜率更低，这也意味着更低的功耗即可带来更强的性能。22nm工艺相比32nm，同比能耗下降幅度超过50％。

低成本

从经济效益上来说，摩尔定律展示的是晶体管的不断创新和工艺的不断创新所带来的巨大价格优势。图15表示的是每个晶体管的成本，横坐标表示的是从每一代工艺技术从350nm―直到不久前宣布的22nm所使用的每个晶体管的成本。可以看到这个曲线是指数曲线，所以变化是巨大的。如果我们将350nm工艺时代的成本看做1的话，可以看到，到如今成本的下降已经超过一百倍。到22nm工艺，则会有好几百倍的减少，这样对生产成本降低有巨大的帮助。生产成本的降低，也意味着终端产品会给广大的消费者带来巨大的实惠，终端产品的价格也会进一步降低。

写在最后

22nm 3－D三栅极晶体管技术的诞生，不但对Intel的意义非常重大，对整个半导体制造产业同样影响深远。因为它同时对两个产品端都有巨大的影响：一边是手持设备，在性能不变的情况下可以保持低功耗运行，更省电；同时，对高端的产品，对台式机和服务器领域，像大型企业用大量的服务器，22nm工艺能让性能提升或者在保持同样的性能基础上节省巨大的能耗。

图16很好地总结了新的3－D晶体管的优势：低工作电压使工作性能提升。在低电压的时候，性能提高了37％，功耗降低50％以上，对于整个开关特性也有所提升，所以可以在指定大小的晶体管上，实现更高的电流，同时成本只有2％到3％的增加。所以这对整个摩尔定律的延伸，对整个工业界以及市场，势必会带来深远的影响。而基于22nm工艺的处理器也将于2011年面世，让我们静待22nm时代的来临。