高性能时钟确保40G/100G网络时钟精准

网络服务供应商正以令人瞩目的速度扩充其传输网络容量，来满足对带宽敏感的视频和网络多媒体应用的快速增长需求。不论在核心网还是城域网应用中，热门应用需求正在推动10G高速光纤连接向40G/100G更高速光纤连接迁移。创新需求针对多方面，以便在尽可能低的总体成本（TCO）下具有扩容能力，同时保持网络可靠性和服务质量。网络迁移由几项激动人心的创新技术推进，例如，相干光学，支持在现有或新光纤网络上进行40G/100G传输，同时减少外部绝大部分散射补偿模块。更多创新则来自IC前端，现有或刚起步的半导体供应商引进4×28Gb/s发射和接收电路，以增强系统速度和性能。

时钟技术的重要发展应适应技术突破，并能提供完整的满足40G/100G系统需求的硬件解决方案。时钟方案应用在核心传输网时必须有很高的性能，与此同时应用在城域传输网的高密度线路卡上也要足够灵活。性能和灵活性的结合对于城域网应用显得尤为重要，因为城域网有望逐步扩展并迁移到10G、40G和100G混合网络系统。

表1常见40G/100G参考时钟频率(四舍五入)

40G/100G光线路卡中的时钟设计难题

40G/100G光线路卡中时钟生成主要面临4个挑战：频率灵活性、时钟抖动、串扰抑制和锁相环（PLL）集成度。由于40G/100G系统通常需要支持多种协议，包括：OTU3、OTU4、10GbE和100GbE，因此他们也需要多种参考频率。表1显示40G/100G系统所需的典型频率。需要注意的是，这些频率中许多是小数频率，必须精确生成。时钟装置必须具备较高的输入抖动容限，并能同步到抖动的背板参考时钟、缺口时钟输入（对于OTN异步解映射应用）或本地时钟振荡器。这种需求增加了对时钟IC的限制，因为其PLL必须支持与输出频率相关的非整数输入频率。此外，40G/100G时钟电路可能需要支持现场可编程栅阵列（FPGA）解决方案（例如，322.265625MHz）或专用前向纠错（FEC）速率所需的自定义频率。要合成这些频率并保证很高的频率精度，开发人员必须采用支持任意速率频率合成的时钟IC。

超低时钟抖动是40G/100G系统规定的抖动要求中最重要的。由线路卡频率源、线路卡抖动衰减时钟、FPGA/ASIC内部锁相环（PLL）的固有抖动或者电路板级噪声源所导致的有害时钟抖动，使之很难满足系统级抖动要求。而且40G/100GPHY也产生时钟抖动。其外部提供的参考时钟必须在内部使用锁相环（PLL）倍乘到更高的频率并以线路卡需要的时钟速率驱动发射器。内部PLL中的额外抖动或者时钟线路上的其他部分也降低了整体设计的抖动容限。鉴于这些考虑，推荐采用抖动衰减的时钟或有超低抖动性能的本地振荡器（

电源噪声也影响时钟抖动。首先，开关模式电源产生纹波，导致增加振荡器或时钟上的抖动；其次，电源噪声也会由FPGA/ASCI和其他装置产生。FPGA/ASIC通常有多种同步切换的宽带输出。这种开关引起的电源线波动传播到电源平面，并耦合到相邻装置，包括时钟IC。精心设计电源平面、在IC间进行噪声隔离以及增加电源去耦合可以缓解电源噪声，然而，成本、PCB布局和设计约束可能会限制硬件设计人员采用这些技术。作为常用的设计规则，具有大幅度内部线性电压调整功能的时钟装置推荐用于对抖动敏感的应用，包括40G/100G系统。

应对串扰

PLL之间的串扰也是在40G/100G设计中必须认真考虑的因素。通常情况下，高性能模拟PLL将在邻近PLL间产生一些串扰。最重要的是每个PLL的压控振荡器（VCO）之间的实际距离和相对摆放位置。有多种形式的串扰或耦合，包括电磁、直接耦合和间接耦合。直接耦合通常发生在多个PLL共享电信号时。而间接耦合通常发生在调制线路连接多个PLL时。时钟器件控制信号的噪声抑制能力不足可能增加PLLVCO之间的注入锁相风险。最坏的配置是应用中的多个PLL操作频率相近，但不完全相同（即准同步）。

假设多个PLL与各自VCO非常靠近，则串扰在multi-PLL时钟IC中尤为重要。例如，如果每个PLL配置作为一个OTU4参考，则每个PLL在相同的频率下运行。然而，由于每个OTU4的时钟频率差异可高达±20×10-6，PLL之间会存在一些轻微的频率差异，为要求超低抖动的应用带来更差的环境，同时物理上接近的多个PLL也可能增加串扰。

PCB级耦合问题的故障排除是极为困难的，主要由于其涉及到多种可能的耦合机制。此外，开发进度紧以及工程资源约束，导致进行复杂的板级调试时间很短。较好的办法是在装置评估过程中进行multi-PLL时钟串扰测试。该方法需要配置multi-PLL器件，从串扰的角度进行最坏情况下的配置，然后测量输出时钟抖动。测量输出时钟抖动是间接测试串扰性能的好方法，因为串扰影响表现在应用中增加的时钟抖动。由于输出时钟抖动严重影响40G/100G串行/解串器（SerDes）的性能和由此产生的系统误码率（BER），因此串扰测试是一个切实可行的办法，可确保PCB设计完成之前符合系统级要求。

表2显示两种被推荐的串扰测试。第一种串扰测试针对于所有光纤端口被配置为相同协议。第二种测试针对支持多种协议时不同频率规划的配置设计。

虽然频率灵活性、时钟抖动和串扰是非常重要的考虑因素，但是时钟集成度可以说是与时钟相关的最具挑战性的技术困难，在40G/100G系统设计中必须克服。当40G/100G技术从核心网向城域网迁移时，光端口密度将持续提高，增加了执行线路卡时钟功能的multi-PLL抖动衰减时钟的需求，包括时钟参考间的无中断切换、频率转换和抖动衰减。为了确保设计能节约成本并具有优于传统10G网络的总成本（TCO）优势，multi-PLL抖动衰减时钟要提供比传统1PLL解决方案更低的平均PLL成本。

表2串扰测试示例

针对光传输网络（OTN）的高性能时钟解决方案

SiliconLabs公司利用其DSPLL技术推出业界首个针对10G、40G和100G光传输网络（OTN）应用而优化的高性能4PLL时钟IC系列产品。Si5374/Si5375时钟IC支持任意频率合成、抖动衰减、时钟生成和时钟分配，抖动性能达到0.4psrms。图1显示Si5375为40G/100G线路卡提供的时钟信号。该元器件在单一芯片中集成了4个独立的高性能DSPLL，比传统2路模拟PLL（APLL）解决方案集成度高一倍。Si5374具有8个输入时钟和8个输出时钟。对于较少的输入/输出应用，Si5375提供4个输入时钟和4个输出时钟。Si5375可从任意输入频率（

高性能抖动衰减时钟，如SiliconLabs公司Si5374/754-PLL元器件，能满足频率灵活性、时钟抖动、串扰抑制、时钟集成以及40G/100G设计的目标成本要求。Si5374/75芯片的4路DSPLL架构提供媲美分立模拟单PLL的性能，同时提供高串扰抑制能力和高时钟集成度。PLL环路滤波器集成到芯片中，提供窄带PLL滤波和漂移滤波，与需要分立滤波器的传统方案相比，他更有助于提高噪声抑制。此高度灵活的装置同时支持自由运行和同步操作，使他们能够在混合模式的系统中使用。此外，基于DSPLL时钟提供高输入时钟抖动容限，可以直接连接到缺口时钟输入，这对于OTN异步解映射应用来说非常关键。

总结

从多方面进行技术创新，以促进10G到40G/100G系统迁移。当前光学、SerDes和时钟技术的发展，正为网络平稳过渡铺平道路。鉴于他们对系统级性能的直接影响，multi-PLL时钟应当在开发过程中尽早评估，包括其频率生成能力、抖动性、串扰和缺口时钟输入容限等。

图1 用于40G网络系统的四路DSP时钟解决方案