基于CPLD的数字鉴相系统设计

摘要 ：本文以CPLD 为核心, 采用脉冲计数填充法设计了一种数字鉴相系统，并应用到石英晶体电参数测试系统中，实现石英晶体电参数测试。该系统由π网络模块，相位检测模块、控制模块三个部分组成。CPLD实现对信号的分频、鉴相、数据采集等逻辑功能；计算机完成对数据的读取、处理和显示功能。

关键字：π网络，石英晶体电参数测试，相位差检测，CPLD

1 引言

目前对石英晶体电参数（谐振频率、谐振电阻等参数）的测试方法主要有阻抗计法、π网络最大传输法和π网络零相位法等。其中π网络零相位法是国际电工委员会(IEC)推荐的石英晶体的标准检测方法。π网络零相位法是将石英晶体置于π网络中，在理想状态下，当π网络两端信号的相位差为零时，石英晶体处于谐振状态，等效为纯电阻，此时的激励信号的频率即为石英晶体的串联谐振频率。因此相位检测是基于π网络零相位法石英晶体电参数测试系统的关键技术之一，准确判别零相位点有利于提高测试系统的测试精度。

相位差检测方法有很多，整体上可分为模拟和数字两种方法。模拟方法是将两路正弦信号相乘，然后对乘积项信号进行积分，得到相位差信息。这种办法对相位差非零时检测精度较高，但相位差为零时检测精度低，而石英晶体电参数测试系统就是检测相位差是否为零来判定石英晶体是否处于谐振状态。数字方法是利用脉冲填充法，用高频计数脉冲对相位差脉冲进行填充，计算计数脉冲个数，利用相位差与计数脉冲个数之间的关系式求出相位差值。因此采用数字方法鉴相可以很容易检测出相位差为零，且计数脉冲频率越高, 测量精度越高。本文正是采用数字方法并结合CPLD设计数字鉴相系统，并把该鉴相系统应用到石英晶体电参数测试系统中。

2 数字鉴相原理与系统设计

2.1把相位差转换为时间差的测量原理

设Δt为相位差时间，T 为被测信号的周期，φ为相位差，则两被测信号的相位差表达式为：

φπ∆=∆2/tT （1）

利用脉冲填充法进行数字测量时，设σ为计数脉冲周期，fc为其频率，f为被测信号的频率，N为计数值，则数字相位差测量的表达式为：

φππσ∆=∆==2/2/360/tTNTNffc

（2）

当fc=360f时，φ=N，即计数脉冲的个数就是相位差的大小，此时的测量精度为1。；当fc>360f时，精度将大于1。，因此计数脉冲频率一般都选取不小于360倍被测信号频率。

2.2 石英晶体电参数测试系统设计整体框图：

图1是石英晶体电参数测试系统框图，该测试系统由计算机、PCI接口电路、CPLD控制电路、信号源、π网络、补偿网络、混频/鉴幅电路、鉴相电路、数据采集电路等组成。

信号源产生三路幅度、初相位和频率均可独立可调的正弦信号、和。这三路信号中， 、为同频信号，与、 的频率差为450kHz ， 作为混频器的本振信号，作为π网络的激励信号，输入补偿网络作为相位校准信号。CPLD部分完成分频，数字鉴相，计数和数据采集等逻辑功能，通过PCI接口电路连接到计算机上。计算机读取CPLD采集到的数据，并根据读取数据计算相应的相位差。

2.3 数字鉴相部分：

相位差检测方法有很多，整体上可分为模拟和数字两种方法，具体可以有波形变换法、外差鉴相法、变换法、过零检测法等。

过零检测法是利用两正弦信号的相位差与相邻过零点之间的间隔之间的关系，只要检测出两路信号相邻过零点的时间间隔的大小，就能测出两信号的相位差。外差法鉴相是利用混频器将两高频信号混频至固定低频信号，再对低频信号进行相位检测。属于模拟鉴相法；变换法是用 转换器把相位差转换成一个频率与相位差成正比的脉冲列，计算在一定时间内的脉冲的个数来检测相位差，属于数字鉴相法。本系统就是利用该方法设计的。下面介绍基于CPLD的数字鉴相法，图2是数字鉴相框图。

其中虚线部分在CPLD内实现，其中混频/鉴幅实现对被测信号的幅度检测和对两路高频信号进行混频至低频信号；施密特触发器实现对混频/鉴幅器出来的波形进行整形，已达到CPLD所要求的波形；D触发器为了实现对两路同频信号进行超前和滞后的判断，这样可以实现0。～±180。；分频器的目的是进一步降低检测信号的频率但相位信息不发生改变；锁相环产生高频计数脉冲，将其产生的高频脉冲和相位差脉冲一起送入与门，实现相位差检测。

鉴相器主要是利用异或门实现，如图3：

3 CPLD应用

我们采用Altra公司的EPM7128芯片来实现CPLD的功能，EPM7128是Altra公司的MAX7000系列CPLD芯片的一种，含有128个宏单元，具有在线编程和调试能力。该芯片能实现ISA总线接口，DDS芯片，数字鉴相和数据采集部分的编程接口之间的连接，提高了测试模块的集成度和可靠性。Altra公司提供了功能强大的开发环境MAX+ p luse II，大大提高了开发效率。

由于篇幅问题，这里只介绍由CPLD实现的分频器功能，VHDL程序如下：

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity div360 is

port( clki : in std_logic;

clko : out std_logic);

end entity;

architecture a of div360 is

signal n : integer range 0 to 179;

signal cp : std_logic;

begin

process(clki)

begin

if clki' event and clki='1' then

if n

n

else

n

end if;

end if;

end process;

clko

end a;

4 仿真结果及分析

现仅对分频器进行仿真，结果如图4所示。

经过多次测量，验证了本方案的可行性，根据信号频率取不同值时，其φ值也不同，分别进行4次测量，部分结果如下表1：

由实验数据可得，本方案是可行的。本方案利用CPLD的快速及在线编译的优点，结合计算机的控制功能和数据处理能力强的优势，实现了相位差的检测。

5 结论

本设计已在EPM7128LC84-6中经过时序仿真，结果基本达到预期目标。通过CPLD可以提高检测精度，但由于受到锁相环的限制，检测频率受限。由数据可得当频率超过50 MHz后，检测精度降低。

参考文献

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