异构双核SoC设计与实现

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摘要：异构双核soc采用SPARC V8处理器加专用DSP的架构，根据其应用特点，设计了SPARC V8处理器与专用DSP之间互斥通讯机制。并完成了SPARC V8处理器的状态控制设计与优化、外部存储控制器的接口优化设计，以及SoC的整体功能验证。FPGA实验结果表明，异构双核SoC功能正确可靠，有效地提高了系统的效能比。

关键词：异构双核；SoC；核间通信；验证

DOI： 10.3969/j.issn.1005-5517.2013.1.012

引言

从开发并行性的级别来看，指令级并行是一种普遍存在于各类程序中的细粒度并行性，随着片上集成度的不断提高，再增加动态指令窗口的体积和发射宽度将无助于高主频的实现，开发更高的ILP，以获得整体性能的提升所需的硬件设计和验证开销已很难承受。单芯片多处理器（CMP）是近年来微处理器体系结构研究的热点之一，它很好地解决了硬件设计和验证复杂度提高的问题。在一些特殊应用领域使用通用的RSIC处理器来完成，需要较高的性能才能达到其基本要求，系统的效能比很低。如果采用RSIC核加专用DSP核的异构双核结构，普通控制部分由RSIC核实现，特殊功能部分能够采用专用的DSP来实现，可有效地提高系统的效能比，可明显提升系统性能，同时有效降低整个系统的功耗。

异构双核SoC设计与实现

异构双核SoC结构

根据弹载测控系统的应用特点，采用RSIC处理器核加梯形图解算专用DSP的异构双核结构设计了SoC，如图1所示。RSIC处理器核主要完成控制功能，负责系统的启动，主程序的运行，状态的查询与传输，功能块的运算，以及中断的处理。专用DSP核主要完成梯形图的解算、IO状态表的刷新等工作。

RSIC处理器核采用经过多款芯片验证的SPARC V8处理器核。处理器系统由整数处理单元、浮点处理单元、Cache子系统、中断控制器、串口、定时器、看门狗、调试支持单元DSU等组成。在32KB指令Cache、16KB数据cache的配置下，采用Dhrystone2.1得出的运算性能可以达到0.86MIPS/MHz。

DSP核采用PLC梯形图解算系统，该系统包含了HLS解算单元、定时器、串口、地址译码单元、PTO、PWM、SPI等模块构成。

SoC运行方式

异构双核SoC的主要运行方式如图2所示，主程序在SPARC V8处理器中运行，对整个系统进行初始化操作，然后进入主程序，根据启动策略配置进行相应的模块初始化，接着进入无限循环调度程序。在无限循环调度程序中，判断是否运行专用DSP；如果运行专用DSP，则暂停SPARC V8处理器的运行，将总线控制权交给专用DSP完成PLC扫描程序的运行、IO状态的刷新、特殊功能处理，专用DSP完成一次顺序扫描后将控制权交还SPARC V8处理器，SPARC V8处理器接着完成相应的通信处理，按IO映射表更新外部状态；如果不运行专用DSP，SPARC V8处理器直接执行IO映射及相应的通信处理，按IO映射表更新外部状态，然后重新判断是否运行专用DSP，进行下一次循环。

双核通信机制

双核通信机制一般有邮箱、DMA、共享存储器三种通信机制，三种不同的通信机制在通信开销、通信带宽等方面各有优缺点，共享存储器机制的优点是通信开销小、缺点是通信带宽小，DMA机制的优点是通信带宽大，缺点是通信开销大，而邮箱机制相对共享存储器机制、DMA机制具有折中的性能，通信开销比共享存储器方式大，带宽比DMA方式小，但在传输少量数据时耗费的时间更短。

由于应用的特性，SPARC V8处理器核和专用的DSP是互斥的工作方式，在一个时刻只有一个核在运行，只有一个核访问共享存储器，不会出现访问冲突，且核间的数据传输量较小，因此特别适合采用共享存储器的核间通信机制，同时可以去除访问仲裁逻辑，减小了额外通信开销。

SPARC V8处理器核改进与优化

为了更好地实现双核互斥工作方式，必须对SPARC V8处理器做必要的改进与优化。采用两种方案实现了SPARC V8处理器核的状态控制，并根据逻辑开销、功耗优化、验证等方面决定最终的实现方式。

暂停流水控制方式——当处理器写命令字将总线控制权交给DSP时，DSP发送请求给仲裁逻辑，仲裁逻辑将处理器流水暂停，将总线控制权交给DSP，DSP完成操作后，将自己挂起并发送消息通知仲裁逻辑，仲裁逻辑将总线控制权交还给处理器，然后恢复处理器流水操作。

暂停时钟控制——当处理器写命令字将总线控制权交给DSP时，DSP发送请求给仲裁逻辑，仲裁逻辑暂停处理器流水线时钟，然后将总线控制权交给DSP，DSP完成操作后，将自己挂起并发送消息通知仲裁逻辑，仲裁逻辑将总线控制权交还给处理器，开启流水线时钟，恢复处理器操作。

暂停处理器流水方式实现简单，易于验证，但时钟仍在翻转，时钟树上还会产生功耗。暂停时钟的方式能够将处理器子系统的动态功耗降到最小，但时钟控制复杂，验证难度大，通过功耗分析，采用暂停时钟的方式能够降低总功耗的3%。综合考虑实现和验证难点，决定采用暂停流水控制方式实现双核互斥。

存储器控制器优化

弹测系统中的外设种类繁多，接口的时序千差万别，为了更好地提高系统的灵活性和可靠性，有必要优化存储器控制器的IO访问接口时序。根据外设相应时间的不同，修改IO访问时序为用户可配置，可以根据外设的实际时序，在访问前即时修改相应的设置，将访问时间配置为合理的值，尽量减小访问开销，提高整体性能。

异构双核SoC的验证

SoC芯片的验证是一项比较具有挑战性的工作，本SoC采用了IP复用的设计技术，大多数模块是经过验证的成熟IP，只需要重点验证修改过的模块以及模块间互连的验证。采用了层次化的验证方法分别对模块级、子系统级、系统级进行验证。对模块进行验证时，采用可重用的模块级验证平台，验证存储器控制器的功能；子系统级验证采用已开发的基于覆盖率驱动的约束随机验证平台，对增加流水线控制的SPARC V8处理器子系统进行功能验证，重点验证了流水线的暂停和恢复功能是否正确。系统级验证重点验证了SPARC V8处理器子系统与DSP子系统的接口和通信，以及仲裁逻辑的正确性。

同时开发了基于Xilinx Virtex 4 XC4LX160的FPGA原型验证板对整个系统进行了更全面的功能验证，包括了实际系统可能遇到的中断、功能块调用，以及其不同的组合情况等来充分验证系统的正确性。

结束语

本文给出的异构双核SoC已完成RTL设计，搭建了相应的验证平台，采用软硬件协同以及FPGA验证原型的方法验证了SoC的功能正确性，正在采用SMIC 0.18μm CMOS工艺进行ASIC设计。

参考文献：

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