DDR SDRAM控制器中全数字延时锁定环的设计实现

摘要：介绍了一款可应用于DDR SDRAM控制器的基于标准单元的全数字延时锁定环（DLL）。该DLL可集成性和工艺兼容性好，可以减少DLL的设计时间和设计复杂度，非常适合系统级芯片使用。该设计采用0.18um CMOS数字工艺实现最终版图，工作频率范围达到200MHz至400MHz，无谐波锁定出错，且闭环特性可以跟踪工艺、电压、温度（PVT）变化。仿真结果表明该设计能够产生DDR SDRAM控制器规范所要求的一段固定延时（tSD）来保证DDR SDRAM控制器正确捕获存储器输出数据（DQ）。

关键词：全数字延时锁定环；DDR SDRAM控制器；数据选择脉冲（DQS）

中图分类号：TP332文献标识码：A文章编号：1009-3044(2008)35-2171-03

Design and Implementation of an ALL-Digital Delay-Locked Loop for DDR SDRAM Controller Applications

LU Shun, HUANG Kai

(National ASIC System Engineering Research Center,Southeast University,Nanjing 210096,China)

Abstract:An all-digital,cell-based Delay-Locked Loop (DLL) for DDR SDRAM controller applications is designed.The all-digital DLL can easily be ported to different processes in a short time.Thus,it can reduce the design time and design complexity of the all-digital DLL,making it very suitable for system-on-chip applications.Fabricated in 0.18um CMOS technology,frequency operating range of the all-digital DLL ranges from 200MHz to 400MHz without the harmonic-locking issue and its close-loop characteristic tracks the process,voltage,temperature (PVT) variations.Simulation results show that the all-digital DLL can generate the required fixed timing delay(tSD)for DDR SDRAM controller to capture the output data (DQ) correctly.

Key words:all-digital DLL;DDR SDRAM controller;data strobe(DQS)

1 引言

延时锁定环（DLL）基本思想是推迟输出时钟使它能与参考时钟完全对齐或者产生移相输出，它已广泛应用于高速存储器接口的时钟同步、时钟网络的偏斜校准、串行通信的时钟恢复、倍频和多相时钟生成器等电路中。DLL结构不会积累相位误差，参考时钟在某个时钟节拍内的抖动或由MOS器件工作电压或者衬底电位引入的噪声将在延时终点消失。相对于锁相环（PLL）结构中环振引入的固有抖动和相位误差积累，DLL有更好的抑制抖动和跟踪相位能力。就实现方式而言，用数字电路实现的DLL在可集成性、噪声敏感度、低功耗、工艺兼容性等方面优于用模拟电路实现的DLL。

DLL是DDR SDRAM控制器中一个重要辅助校准设计[1]。理想情况下，数据选择脉冲（DQS）信号和数据信号（DQ）是由DDR SDRAM存储器芯片取边沿一致同步发出。但是由于PCB板级和芯片PIN脚之间的延时造成DQS和DQ以不同时间抵达DDR SDRAM控制器，所以控制器内部必须延迟DQS一段固定延时（tSD），使DQS移相90°后上升沿尽量到DQ中心来保证正确采样DQ[2]。该功能由DLL完成。DQS与存储器芯片IO接口电路时钟周期相等。因此tSD取值范围大约是存储器芯片IO接口电路时钟周期的25%。

在本文中，设计了一款采用0.18um CMOS数字工艺且基于标准单元的全数字DLL。其工作频率范围是200MHz至400MHz，满足DDR400/DDR2 667/DDR2 800规范。功能上实现自动跟踪参考时钟频率、无谐波锁定出错、闭环系统跟踪PVT变化、正确产生tSD延时。

2 结构设计

图1中参考时钟CLK_IN、DQS信号、系统复位信号RESET_SYS作为DLL输入，输出信号为反馈时钟CLK_FB、DQS延时信号DQS_D、二组测试信号TESTCODE用于仿真。系统正确工作后CLK_FB应与CLK_IN同步且DQS延迟量满足tSD，TESTCODE在若干时钟周期后稳定不变，表征延时锁定成功。

3 电路设计

3.1 可调延迟线

可调延迟线是系统中最重要的一个模块。传统的数控延迟线如级联缓冲器与多级MUX门输出结构，延迟线的本征延时正比于MUX门数。大的本征延时限制了最高工作频率。本文中设计的粗调延迟线采用了图2的平衡与非门结构[3]，控制字CON为温度计码，即低位起必须为连续“1”。最小本征延时为一级粗调延时步进。本文使用的工艺库在最好工艺角环境和最差工艺角环境之间延时范围是110ps至150ps。为降低时钟的上升沿和下降沿经过相同门的延时差异性，以及降低相同时钟沿经过与非门不同输入端的延时差异性，采用图中所示连接关系和空接一个与非门。经推导，该结构的延时步进理论上为定值[3]。

图2 粗调延迟线电路图

微调延迟线由四个微调延时单元级联。微调延时单元采用数控变容办法[4]，图3利用温度计码控制字FCON来改变缓冲器输出端的负载电容，引起延时的小范围变化，线性变化特性较好。微调延迟线延时包含缓冲器本征延时和可微调延时两部分，可微调延时要大于粗调延时步进，可微调延时步进要小于微调鉴相器的锁定态范围，它决定了整个可调延迟线的最高分辨率，在最差工艺角环境下可以达到25ps。

3.2 复制延迟线

复制延迟线由1/4长度的粗调延迟线和一个微调延时单元组成。该微调延时单元与微调延迟线共用控制字FCON。粗调延迟线控制码舍去最低2位并单独译码形成粗调复制延迟线的控制字DQSCON。

3.3 分频器

简单的D触发器实现分频。为了使控制字在CLK_IN低电平时改变和稳定，CLK_DIV由CLK_IN的下降沿触发并且4分频。仿真结果发现由于门延时的制约，工作频率优先时采用4分频，系统能稳定延时及正确锁定。锁定速度优先时可改采用2分频。

3.4 鉴相器

粗调鉴相器是一个带异步清零的D触发器。时钟端接CLK_IN，输入端接CLK_FB，鉴相范围±180°。输出端为高（或低）电平时，表征CLK_FB超前（或滞后）于CLK_IN。

微调鉴相器是二个带异步清零的D触发器。CLK_IN和CLK_FB分别互接触发器的时钟端和输入端，鉴相范围±180°。时钟端接CLK_IN的触发器输出UP信号，另一触发器输出DOWN信号。利用D触发器建立和保持时间来区分锁定态与非锁定态，锁定态范围为2倍保持时间，本文使用的工艺库在最好工艺角环境下为46ps。当UP=1且DOWN=0时表征CLK_FB超前于CLK_IN；当UP=0且DOWN=1时表征CLK_FB滞后于CLK_IN；当UP=0且DOWN=0（或UP=1且DOWN=1）时表征锁定态。

3.5 粗调控制器

粗调控制器由复位逻辑、可变连续逼近寄存器（VSAR）逻辑、可逆计数器、二通道码选择器、译码器、失锁判断状态机六部分电路构成。系统加电或复位后，控制器置初值并调整可调延迟线的延时到复位值。VSAR逻辑检测粗调鉴相器输出信号PDOUT来调整控制码。当线上延时接近一个CLK_IN周期（误差一定在一个粗调延时步进之内）时VSAR逻辑完成工作，系统进入闭环微调模式，由可逆计数器接管控制码。

VSAR算法[3]是基于二分法算法和SAR算法[5]的改进，在速度上优于连续步进算法[6]，在面积和功耗上优于时数转换器电路[7]，克服传统二分法算法因谐波锁定带来的窄工作频率范围缺陷。本文中VSAR逻辑产生6位控制码来控制64级粗调延时，最小初始值为000100（5级粗调延时）。初始值状态下二分变码结束，输出当前控制码和握手信号给失锁判断状态机采样。若失锁则下一个初始值为001000（9级粗调延时），最大初始值100000（33级粗调延时）。自调节逐步增加初始延时可以避免高频参考时钟因初始化延时过大而产生谐波锁定。

3.6 微调控制器

微调控制器包括可逆计数器、译码器、失锁判断状态机组成。它受粗调控制器复位，进一步缩小相位差。若由于噪声或PVT变化失锁则输出控制信号UP_C/DOWN_C给粗调控制器增减控制码。

4 版图实现与仿真结果

版图见图4。采用Design Compiler+Astro+Calibre后端物理设计平台，将设计好的Verilog代码进行基于Foundry的标准单元库的逻辑综合、自动布局布线、物理验证，最终生成版图及网表。用HSIM仿真器对版图反抽出的网表进行动态仿真。

图5仿真结果在初始化完毕之后系统便进行连续的延时调整，直至TESTCODE_C和TESTCODE_F不变化，表征系统锁定延时。观察图6的锁定态时波形，CLK_FB与CLK_IN同相，DQS移相90°生成DQS_D。仿真结果表明DLL在400MHz工作频率时，最好工艺角环境下和最差工艺角环境下tSD延时分别为606ps和655ps；在200MHz工作频率时分别为1240ps和1318ps。满足tSD要求。

图5 DLL在400MHz工作频率时延时锁定过程仿真波形 图6 DLL在400MHz工作频率时锁定态仿真波形

5 结束语

该文设计的基于标准单元的全数字DLL可以用布局布线工具自动生成版图，在缩短设计周期、可集成性和工艺兼容性方面有很大优势。其工作频率范围较宽，功能上实现自动跟踪参考时钟频率、无谐波锁定出错、可跟踪PVT变化和正确产生tSD延时非常适合DDR SDRAM控制器应用，有一定的实用价值。

参考文献：

[1] 陈昊.DDR存储控制器的设计与应用[D].国防科学技术大学,2006:6-8.

[2] Ching-Che Chung,Pao-Lung Chen,Chen-Yi Lee.An All-Digital Delay-Locked Loop for DDR SDRAM Controller Applications[J]. International Symposium on VLSI Design,Automation and Test,2006(4):1-4.

[3] Rong-Jyi Yang,Shen-Iuan Liu.A 40-550 MHz Harmonic-Free All-Digital Delay-Locked Loop Using a Variable SAR Algorithm[J].IEEE Journal of Solid-State Circuits,2007,42(2):361-373.

[4] Pao-Lung Chen,Ching-Che Chung,Chen-Yi Lee.A Portable Digitally Controlled Oscillator Using Novel Varactors[J].IEEE Transactions on Circuits and Systems II:Express Briefs,2005,52(5):233-237.

[5] Guang-Kaai Dehng,June-Ming Hsu,Ching-Yuan Yang,Shen-Iuan Liu.Clock-Deskew Buffer Using a SAR-Controlled Delay-Locked Loop[J].IEEE Journal of Solid-State Circuits,2000,35(8):1128-1136.

[6] 罗翔鲲.全数字延时锁定环及其应用[J].电子工程师,2004,30(6):22-24.

[7] Ching-Che Chung,Chen-Yi Lee.A New DLL-Based Approach for All-Digital Multiphase Clock Generation[J].IEEE Journal of Solid-State Circuits.2004,39(3):469-475.