DRFM硬件平台的研究与实现

摘 要： 针对宽带数字射频存储器（DRFM）的硬件平台进行研究与设计。首先提出了一种基于FPGA +ADC+DAC为核心的DRFM系统实现方案。然后根据自顶向下的设计原则，详细介绍了硬件系统从顶层架构到底层电路的实现过程，并对系统各功能模块的硬件电路设计进行了详细的分析。最后，对DRFM的硬件系统进行了测试，实验结果表明，该DRFM系统在1.2 GHz带宽，输入信号频率在100 MHz～1.2 GHz范围内，杂散电平仅为-70 dBc，可以进行雷达回波信号的模拟，达到了预期的效果。

关键词： 数字射频存储器； FPGA； 硬件设计； 射频仿真

中图分类号： TN79?34 文献标识码： A 文章编号： 1004?373X（2016）21?0099?04

Research and implementation of hardware platform for DRFM

PAN Qiyong1， ZHANG Jingya1， WANG Yihuai2

（1. College of Physics and Electronic Engineering， Changshu Institute of Technology， Changshu 215500， China；

2. School of Computer Science and Technology， Soochow University， Suzhou 215006， China）

Abstract： The hardware platform of DRFM was studied and designed. A DRFM system implementation scheme is proposed， which takes FPGA+ADC+DAC as its core. According to the top?to?down design principle， the implementation process of the hardware system from top layer architecture to bottom layer circuit is introduced in detail， and hardware circuit design of each functional module is analyzed in detail. The hardware system of DRFM was tested. The test results show that the spurious level is only -70 dBc when the bandwidth of the DRFM system is 1.2 GHz and the frequency of input signal is within 100 MHz～1.2 GHz， the system can simulate the radar echo signal， and realize the anticipated effect.

Keywords： digital radio frequency memory； FPGA； hardware design； RF simulation

0 引 言

DRFM （Digital Radio Frequency Memory，数字射频储存器）是射频仿真实验的核心部件，是各种相参的目标回波和杂波产生的基础，可以对射频信号进行存储和转化[1]。基于无模糊采样原理，DRFM采样信号有两种取样形式，分别是幅度取样和相位取样。幅度取样DRFM有正交双通道DRFM、单通道DRFM和多通道DRFM三种实现结构[2]。在这三种结构中单通道DRFM结构使用更为广泛，主要是由于该结构独特的处理方式，利用超外差接收机将输入信号频率变为预先确定的频率，可以很好地抑制寄生信号[3]。

DRFM技术不仅可以应用在射频仿真技术，还可以拦截、存储和复制敌人的雷达信号，从而广泛应用于雷达目标仿真、干扰领域中[4]。随着超大规模集成电器和雷达信号理论的飞速发展，DRFM硬件平台的研究势在必行[5]。本文给出了一种基于FPGA +ADC+DAC的DRFM硬件设计方案，并满足DRFM的带宽为1.2 GHz，ADC和DAC模块的采样率为1.2 GHz时，杂散电平可达-70 dBc的系统要求，完成了DRFM硬件平台的设计与应用。

1 DRFM系统设计

本次设计DRFM板卡需要满足的技术指标如表[1]所示，为了满足实验指标的要求，选用采样速率为1.2 GSPS的ADC模数转换器，在信号处理方面选用Xilinx Virtex?6系列的FPGA芯片，在接口及配置处理方面选用Xilinx Virtex?5系列的FPGA芯片以及采样率为1.2 GSPS的DAC数模转换器用来输出目标信号。

图[1]为宽带DRFM的系统总体框架，根据宽带DRFM的硬件架构可知，宽带DRFM系统硬件主要由四个模块构成，分别是ADC模数转换模块、DAC数模转换模块、FPGA模块和辅助电路，下面分别介绍各模块的电路设计。

2 DRFM硬件设计

2.1 宽带ADC模块设计

ADC08D1500芯片双通道实现A/D信号转换，信号采样率最高可达1.5 GSPS，8 b的采样精度，7.25 b的有效位，THD大于-53 dB，SNR大于-46 dB [6]。因此，本次设计的ADC数模转换器选用高性能，高精度的ADC08D1500芯片，其结构框图如图[2]所示。

ADC电源电路如图3所示，ADC08D1500的实际工作电压为1.9 V，本次设计的电源输入采用CPCI总线的3.3 V电源。模拟电源和数字电源分别由不同的LDO（Low Dropout Regulator，低压差线性稳压器）芯片产生，电源线串联磁珠抑制高频噪声的EMI干扰[7]。通过Linear Technology公司的[LDO]器件LT1764产生模拟电源[Va]。LT1764可以提供输出340 mV的电流，其中，模拟电源[Va]的电流能够达到1 A以上，符合本次设计的基本要求。

宽带ADC的时钟模块，其时间稳定度要高，最高频率[8]需要达到1.2 GHz。考虑到DRFM系统与上下变频微波链路协同工作的方式，ADC时钟可以直接由板卡的CLK_IN接口输入，为ADC提供时钟。由于本次设计的FPGA系统、ADC以及DAC1和DAC2等四大模块都需要时钟，所以为了减少PCB的布局和布线，通过两个功分器ADP_2_20将1.2 GHz时钟信号分成[4]部分，分别为各个子系统提供时钟，其框图如图4所示。

2.2 宽带DAC模块设计

[DAC]输出电路原理图如图5所示，[AD9736]两个输出引脚上的谐波分量在相位和幅度上保持一致，由于[AD9736]的每个引脚上都包含了大量的二次谐波分量，所以必须采用双端?单端转换来抑制各个引脚的谐波分量。

在IOUTA和IOUTB输出引脚串联20 Ω电阻，降低负载电抗，巴伦变压器ETC_1_13TR为AD9736提供平衡负载。ADT2_1T_1P有差分输入和单端输出的输入输出特性，所以要求ADT2_1T_1P的Pin4要大于[Pin3]的对地电容，[Pin6]的对地电容小于Pin1脚，这很容易导致[DAC]模数转换器输出不平衡负载，对此，本次设计采用了增加巴伦变压器ETC_1_13TR的改良措施，用以提供平衡负载。

DAC各时钟关系如图6所示，DACCLK时钟工作频率为1.2 GHz，可以令DAC模块进行数模转换。AD9736内部时钟利用功分器将DATACLK OUT输出到FPGA2，之后再将FPGA2内部的DATACLK OUT信号进行2分频后，将经过以上处理之后的时钟信号再接入局部时钟网络，作为DATACLK 1N数据总线的时钟输出，确保输出的数据与时钟相位之间同步。

DACCLK共模偏置电路原理图如图7所示，DACCLK作为DAC的转换时钟，需要稳定、可靠的时钟源输入。考虑到DACCLK时钟信号是由1.8 V驱动的PMOS差分对，因此系统至少要有400 mV的共模输入电压才能确保峰峰值在200～800 mV时电路各个引脚的可靠性。考虑到共模输入电平不是标准的[LVDS]（Low Voltage Differential Signaling，低压差分信号）兼容电平，因此增加了如图7所示的直流偏置电路，1.8 V电源电压经过1 kΩ和300 Ω的电阻分压得到偏置电压。

2.3 大容量FPGA模块设计

本文针对FPGA模块选用了具有丰富的乘法器资源和存储器资源的Virtex?6系列的XC6VLX240T?FF1759。

在数字电路设计中，可靠的时钟电路设计是电路设计成功的关键，因此在[FPGA1]与[FPGA2]之间进行高速的信号互联，这两个芯片通过同步的时钟源进行驱动。[FPGA1]和[FPGA2]全局时钟电路原理图如图8所示，本次设计的时钟源选用了具有高稳定度的200 MHz有源晶振，通过时钟缓冲器将时钟电路中产生的时钟一分为二，分别为两片[FPGA]提供时钟。

2.4 高速电路PCB设计

系统印刷电路板PCB的叠层结构设计决定了电源与地平面之间的阻抗，电路板中信号线的特性阻抗以及电路的分布参数等，合理的PCB叠层设计是有效抑制EMI电磁干扰，提高EMS电磁兼容性的有效手段[9]。

本次PCB考虑采用[10]层的叠层设计，[10]层的设计分配为[3]层参考地平面，[6]层信号层，单独留出[1]层作为电源平面，用来提高电路的EMC电磁兼容性。[PCB]叠层结构如图9所示，图9中S为信号层，[PP]为半固化片，[core]为PCB内芯板，[GV]为参考平面层（电源层或地层）。还可以看到半固化片的厚度以及每一层的芯层厚度和层间的铜皮厚度，将以上三个参数相加可得印刷电路板PCB板厚约为（1.8±0.18） mm。为了保证信号的完整性，本系统PCB设计使电源层和接地层配对，信号层与接地层相邻，这种叠层方案大大提升了地层吸收信号层辐射的能力，当电源、地层完整时，可以提供一个良好的信号层回流路径[6]。

3 系统测试

3.1 宽带DRFM的测试平台

整个系统硬件平台的设计工作完成后，就可以对进行调试。如图10所示，宽带DRFM的测试平台测试需要电源、信号源、频谱仪以及电脑等通用设备，还需要时钟模块组件和DRFM平台这两种专用设备[10]。

宽带DRFM数字射频储存器平台是标准6U板卡，位于图10中电源的前方，宽带DRFM数字射频储存器的对外接口是SMA形式，其上内嵌一块ADC模块和一块DAC模块。

3.2 测试结果及分析

进行试验测试时，首先进行系统上电，将程序烧写到FPGA中，然后调整时钟频率和输入信号。ADC模块的测试依据是ADC测试模块杂散指标是否合理，功能是否正确。EV10AQ190通过数据总线将采集到的信号传输给FPGA，为了检测FPGA内部的数字信号，本次设计通过利用Xilinx公司开发的在线逻辑分析仪（Chipscope Pro）实现。Chipscope Pro可以植入FPGA的两个核（即ILA和ICON），芯片内部的数据可以通过JTAG线被传回，以此进行试验检测。

如图11为1.2 GHz信号经A/D采样后的频域波形图。在进行调试时，发现将Chipscope ProAnalyze设置为开始采样时，FPGA的采样数据通过JTAG回传给Chipscope ProAnalyze软件，将其保存为数据文件，然后利用Matlab软件打开该文件，对该文件进行FFT处理，之后便可以观测其频谱。

将A/D采集到的信号经过FPGA处理后发送到D/A模块，经过DAC数模转换之后再将信号发送出去，通过调节频谱仪可以观测到D/A转换后的信号数据，图12为宽带DAC模块输出信号频谱，由图可知频谱仪可以观测到DAC模块输出信号的频谱及相位噪声，其杂散达到了-65 dBc。根据测试结果显示，该系统可以满足标准的杂散指标，符合系统设计要求。

4 结 语

本文对宽带DRFM系统的硬件平台设计进行了详细的分析。阐述了DRFM系统中宽带ADC模块、宽带DAC模块、大容量FPGA模块等各模块的原理设计。论述了高速电路PCB设计，对PCB的叠层设计进行了详细的说明。最后对硬件模块的性能进行了测试，测试结果表明，本次设计的宽带[DRFM]系统，其ADC及DAC模块在1.2 GHz带宽情况下能够实现信号的采集和回放输出，其杂散指标优于-45 dBc，可以进行雷达回波信号的模拟，满足系统的整机功能要求。

参考文献

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[10] 刘魁，颜学龙，关世友，等.基于 FPGA 雷达多目标模拟器 DRFM 设计与实现[J].电子技术应用，2011，37（5）：52?53.