基于单片机的DDS算法的实现

【摘要】通常DDS信号发生器设计主要分为两类，一类是采用FPGA设计，另一类采用单片机+DDS专用芯片实现。本文针对频率及要求较低的应用，提出一种更为简单的解决方案，即通过单片机编程完成DDS算法，从而实现信号发生器功能。

【关键词】单片机;DDS;D/A转换

1.引言

近年来，直接数字频率合成（DDS）信号发生器，因具有输出信号频率稳定、分辨率高、相位噪声低等优点，逐渐取代了传统的基于LC或RC振荡电路的信号发生器，成为当前信号发生器的主流。

DDS信号发生器的设计核心在于DDS算法的实现，当前主流的设计方案主要有两种：

（1）采用FPGA实现DDS算法，即通过HDL语言自行设计DDS算法，产生波形数字序列，FPGA输出驱动D/A转换器，实现信号输出。

（2）采用专用DDS芯片实现，单片机只需改写DDS芯片相关寄存器，即可输出相应频率及波形的模拟信号。整个芯片的DDS算法及D/A转换都是出厂时已设计好，无需干预。

针对一些非主流的应用，比如对输出频率和设计要求都较低时，有没有更简单的解决方案？

本文将讨论如何采用单片机代替FPGA及DDS专用芯片，采用C语言编程完成DDS算法，从而实现单片机完成DDS信号发生器的简单设计方案。

2.DDS基本原理

直接数字合成（Direct Digital Synthesis、DDS）是一种从相位出发的新的频率合成技术和信号产生的方法。

DDS主要由：相位累加器、正弦波形存储器（ROM）、数模转换器（D/A转换）、低通滤波器、和时钟五部分组成。如图1所示。

图1 DDS原理框图

相位累加器本质上是一个计数器。在时钟脉冲的作用下，将频率控制字（FTW）的相位增量M累加一次。累加器如果溢出，除溢出位外，累加器保留其它的数字位。

相位累加器输出数据作为地址，查询正弦查询表，将取出的正弦数据通过D/A转换器输出模拟信号。

模拟信号再通过一个低通滤波器输出纯净的正弦波信号[1]。

DDS算法包括了时钟、相位累加器、正弦查询部分，基本原理如图2所示：

图2 DDS算法示意图

如图2所示，采用32位的相位累加器，可输出为数据范围为0～（232-1）。取相位累加器的后8位作为正弦查询表的地址。正弦表存放一个周期的正弦波数据，由于采用于8位的D/A转换器，正弦表采用采用256个点来描述一个完整的正弦波数据。

正弦表的输出数据为fout，其输出频率由“频率控制字FTW”进行调节：

fout=fclk/2MFTW （式1）

式中：

fout―输出频率

fclk―时钟频率

M―相位累加器位数

FTW―频率控制字

最小频率分辨率：

fmin=fclk/2M （式2）

式中：

fmin―输出频率

fclk―时钟频率

M―相位累加器位数

式中M为相位累加器的位数，本设计中采用32位相位累加器。

FTW是频率步进控制字，FTW的取值决定了输出信号的频率。

输出信号频率fout主要取决于频率控制字FTW。增加FTW，可以使fout不断增加，但综合考虑Nyquist 采样定理，最高输出频率应小于fclk一半。但在实际使用中，工作频率应小于fclk的三分之一。

受单片机运行速度的影响，本设计中选取的时钟频率为10KHz，因此最小频率分辨率为：

fmin=fclk/2M=10×103/232=2.328306436538696×10-6 （式3）

根据上式，当需要输出1Hz的频率时，频率控制字FTW取：

FTW=1/fmin=429496.7296

得到了频率控制字FTW，如果需要输出相应的频率只需要乘上频率控制字就可以了。

3.C语言实现DDS算法

根据DDS算法的原理，在每个时钟脉冲fclk的作用下，累加器加1，同时，从正弦表得到一个波形数据。结合C语言的特点，采用定时中断代替时钟脉冲，每个时钟作用下的工作放在定时中断中完成。具体实现如下：

（1）时钟fclk

通过定时器初始化程序，设置100us的定时中断。DDS算法在中断服务子程序中完成。因此，fclk取值为10KHz。由于受STC89C52单片机运行速度的限制，定时周期不能太短，最终影响输出信号频率。如果采用运行速度更快的CPU，可通过设置更短的定时周期，即可提高输出信号频率。

（2）相位累加器

通过定义一个32位的寄存器，直接通过加法运算实现。每次定时中断，累加器与频率控制字相加，并将结果放入累加器中。

（3）正弦查询表

通过定义一个具有256个元素的一维数组，用于存放一个完整的正弦数据表。每次定时中断，用累加器的后8位作为该数组的索引，读出波形数据。

图3 DDS算法在KEIL中的仿真波形

完整的程序代码如下（采用STC89C51单片机）：

#define OUT P0 //波形数据输出

unsigned long Phaseacc=0; //相位累加器

unsigned long ftw1HZ=429497; //1Hz对应的频率控制字

unsigned long ftwacc=0; //当前频率控制字

unsigned char code Sin[256]={ //正弦查询表

128，131，134，137，140，143，146，149 ，..此处省略，121，124 };

//----------------------------------定时器初始化

void InitTimer0（void）

{ TMOD = 0x01; //10KHZ的定时频率

TH0 = 0xFF;

TL0 = 0x37;

EA = 1; ET0 = 1; TR0 = 1;

}

//----------------------------------定时器中断程序

void Timer0Interrupt（void） interrupt 1

{ unsigned char i;

TH0 = 0x0FF; TL0 = 0x37; haseacc=Phaseacc+ftwacc; //累加器加FTW

i= Phaseacc>>24;

OUT = Sin[i]; //正弦查询表取数

P17=！P17;

}

//----------------------------------主程序

void main（void）

{ InitTimer0（）; //定时器初始化

ftwacc=100*ftw1HZ; //设置输出波形频率为100Hz

while（1）{;} //等待定时中断

}

4.结语

将C51实现的DDS算法的程序代码放在KEIL软件中仿真，通过该软件提供的Logic Analyzer工具，得到波形如图3所示。

将P0输出外接8位D/A转换器，再通过低通滤波器后就能得到正弦信号。

综上，本文介绍了基于51单片机的DDS算法的实现方法。在频率要求低，设计成本敏感的信号源的设计中，该方案具有明显优势。

参考文献

[1]蒋志勇.基于FPGA的DDS波形发生器设计[J].科技信息，2012（01）.

[2]桂玲.基于AD9852和单片机的频率合成器设计[J].现代电子技术，2012（15）.

[3]常春波.一种基于FPGA的DDS算法的简化实现[J].太原科技大学学报，2006（05）.

作者简介：

付宗见（1975―），男，河南潢川人，助理讲师，现供职于郑州铁路职业技术学院。

江兴盟（1982―），男，陕西安康人，讲师，现供职于郑州铁路职业技术学院。