VHDL语言在电子设计自动化中的应用

时间:2022-10-25 02:44:38

VHDL语言在电子设计自动化中的应用

【摘要】随着电子技术的飞速发展,当今数字系统的设计正朝着高速度、大容量、小体积方向前进,其容量也由原来的几千门发展到几百万门,传统的自底而上的设计方法已经难以适应形势,电子设计自动化应运而生。其中VHDL语言就是电子设计中常用的一种语言。本文就VHDL语言在电子设计自动化中的应用进行了分析讨论。

【关键词】VHDL语言 电子设计 自动化应用

中图分类号:F407文献标识码: A

一、前言

近些年,随着电子技术及计算机技术的不断发展,使用原来的方法进行系统及芯片的设计已经不能满足要求了,需要具有更高效率的设计方法,运用VHDL语言进行电子设计就是在这种情况下开发的,而且被越来越广泛地应用到电子设计自动化中,显著地提高了开发效率及产品的可靠性。

二、电子设计自动化和VHDL语言概述

1、电子设计自动化概述。电子设计自动化又称为EDA技术,它是在上世纪70年代的集成电路技术茂盛发展下诞生的,与集成电路的复杂度是紧密相关的。在第一代电子设计自动化EDA中,其主要功能是进行图形编辑交互及设计规则检查,所要解决的问题是进行PCB布局布线或者晶体管级版图的设计;第二代电子自动化设计EDA系统,主要包括逻辑图的设计输入、逻辑综合、芯片布图、模拟验证及印刷电路的版布图等,随着集成电路尺寸越来越小、规模越来越大、速度及频率越来越高、设计越来越复杂,HDL的设计方案应运而生,随后具有描述语言的VHDL被提出来了。

2、VHDL语言概述。VHDL语言是指超高速集成电路的硬件描述语言,它是一种很快的电路设计工具,其功能主要包括电路合成、电路描述及电路仿真等电路设计工作。VHDL语言是由抽象及具体硬件级别进行描述的工业标准语言,它已经成为了一种通用硬件设计的交换媒介,很多工程软件供应商已经把VHDL语言当做了EDA或CAD软件的输入/输出标准,很多EDA厂商还提供了VHDL语言编译器,同时在方针工工具、布图工具及综合工具中对VHDL语言提供了支持。

三、VHDL语言的特点

1、VHDL语言具有较强的描述功能,能够对支持系统的行为级、门级及寄存器传输级这三个层次进行设计,和其它硬件描述语言相比,VHDL语言的行为描述能力更强,这种较强的行为描述力能够有效地避开具体器件结构。对大规模的电子系统的逻辑行为进行描述与设计,VHDL语言已经成为高层次设计中的核心,也是它成为了电子设计系统领域最好的硬件语言描述。

2、VHDL语言能够支持大规模的设计分解,及已有设计再利用,大规模的设计不可能有一个人独立地完成,需要多个项目共同的组成,VHDL语言中的设计实体概念、设计库概念、程序包概念为设计的分解及再利用提供了有力的支持。

3、VHDL语言具有较为丰富的模拟库函数及仿真语句。这使它能够在任何设计系统中,很早地就能对设计系统功能中的可行性进行查验,并随时可以对设计进行模拟仿真,将设计中的逻辑错误消除在组装前,由于大规模集成电路及应用多层的印刷技术器件组装完毕之后。很难进行修改,这就使得逻辑模拟变得不可缺少,运用逻辑模拟还能够减少成本缩短调试及设计周期。对于中小规模的集成电路,仅运用模拟就能够获得成功数字系统设计;而大规模集成电路,则需要运用逻辑模拟进行逻辑网络设计的检查与分析。逻辑模拟系统对于集成电路来说,是不可缺少的重要手段。

4、VHDL语言本身生命周期就较长,在VHDL语言设计中,并不包含和工艺相关的信息,其设计和最终工艺实现是无关的,能够使设计通过门级仿真之后,在用合适的工具映射到不同的工艺当中,当工艺进行更新时,就不需要进行原设计的修改了,仅改变映射工具就可以了,对于已经完成的设计,尤其是和工艺技术相关的参数可以运用VHDL语言所提供的类属进行描述,或者进行子程序功能的调用,可以在源程序不改变的情况下,仅修改类属的函数及参量就可以了,这样就可以改变电子设计的规模及结构了。当然在VHDL语言也有些不足之处,像没有WAIT语句、不能处理动态结构、不能等待时序等,但它整体还是有很多优点的,并为硬件设计带来了很大地方便,被很多用户所接受,也得到了很多厂商的有力支持。

四、电子设计自动化应用VHDL语言的开发流程

VHDL语言的开发流程主要为文本编辑、功能仿真、逻辑综合、布局布线、时序仿真及编程下载。其中文本编辑器能够进行VHDL语言环境的编辑,其文件保存为,功能仿真是指将文件调入VHDL的仿真软件中,并进行功能的仿真,对其逻辑功能进行检查以验证是否正确,也称为前仿真,对于那些相对简单的电子设计可以忽略这一步,在布线完成之后直接进行时序仿真:逻辑综合是指将文件进行逻辑综合并在设定的约束条件下进行综合。就是把语言综合成布尔表达式及信号连接关系,综合之后会生成,电子设计自动化的工业标准文件:布局布线则是将文件调到PLD厂家所提供的软件之中进行布局布线,这样就可以把已设计好的逻辑安放到PLD 内了;时序仿真是指利用布局布线时所获得的精确参数进行后仿真的验证:编程下载所指当确认方针没有错误后,就将文件储存到目标芯片中。

五、VHDL语言在电子设计自动化应用中的作用

VHDL语言在电子设计自动化中的应用,能够有效地打破传统硬件电路的设计界限,借助硬件的描述语言设计出与相关要求相符合的硬件系统,运用VHDL语言对电子设计自动化的应用,与C语言的语法类型是相似的,具有很好的可读性,掌握起来也较为简单,运用VHDL语言进行硬件电路的设计打破了原有地先画出电路的原理图,再进行元器件及实际电路定式的搭建,可以灵活地御用VHDL语言描述的硬件电路功能进行信号的连接和定时关系,在总体行为的设计一直到最终逻辑形成网络表的文件,对于每一步都要进行仿真的检查,在仿真结果分析中,能够发现电子自动化系统的设计中所存存在的问题,这样更有利于电子设计自动化应用的完整,并且其设计效率更高,时间周期更短,VHDL语言已经被广泛地应用在电子设计自动化中了。

六、VHDL 语言在电子设计自动化应用中所要注意的问题

1、文件名和实体名要相同,其后缀均为.Vhd,程序的存储路径不能有汉字出现,变量要放在结构体之中,变量并不是全局量,仅能在进程语句及子程序中进行使用。

2、关于顺序语句和并行语句问题,要把并行语句直接放人结构体里就可以了,而顺序语句就要放在process里了,虽然process自身是并行语句,但它的内部确是顺序语句。

3、在条件语句中,条件的覆盖是不完整的,综合器会把多余的锁存器引入进来,一定要对条件所覆盖的范围进行考虑,通常的处理方法是加上else语句进行条件补全,顶层的文件在进行存盘时,其文件名是不能和底层的文件名相同的。

七、结束语

随着电子技术和计算机技术的不断发展,电子产品也在迅速发展着,电子设计自动化技术改变了传统的数字系统设计方法及实现手段,而VHDL国际标准语言与电子设计自动化技术工具的结合,能够有效地降低设计的风险,缩短设计的时间周期,提高设计效率,随着VHDL语言在电子设计自动化的应用越来越广泛,并将会给硬件的设计领域带来很大的变革。

参考文献:

[1]王锁萍.电子设计自动化教程[M].成都:电子科技大学出版社,2000

[2]丁明威.李引新.黄培中.VHDL与电子自动化[J].计算机应用与研究,1999,13(1):24-25

[3]平.张振荣.VHDL编程与仿真[M].北京:人民邮电出版社,2000

[4]万军华.刘瑞通.基于VHDL的多功能数字闹钟设计[J].湖南理工学院学报(自然科学版),2011(01)

[5]吴德林.数字逻辑电路在EDA实验开发系统中的仿真设计[J].科技信息,2010(21)

[6]李云.冯永浩.孟涛.基于VHDL有限状态机控制器的设计方法[J].微计算机信息,2010(13)

上一篇:安全标准化在非煤矿山的应用探讨 下一篇:初步设计安全风险评估在广州地铁9号线的应用