PCIE眼图测试中示波器CDR带宽的影响分析

【摘要】

在某产品的PCIE信号测试中，发现其收发眼图抖动较大，眼图质量很差，通过分析定位，发现是由于示波器的CDR环路带宽设置错误导致的。本文理论分析了CDR环路带宽对信号眼图及抖动的影响，并给出高速SerDes信号测试时，设置CDR环路带宽的参考意见。

【关键词】PCIE，CDR，SDA6000A，SerDes，眼图

中图分类号：TJ53+4 文献标识码：A 文章编号：

1、问题的提出

在用力科公司的SDA6000A示波器对某产品进行硬件信号测试时，发现PCIE信号的眼图质量非常差，特别是抖动过大，出现多次碰撞眼图模板的现象。如图1所示。

图1 PCIE测试波形

2、问题的定位

咨询相关专家，抖动较大，有可能是示波器的CDR(Clock and Data Recovery)的带宽设置有误。检查示波器SDA6000A的设置，发现在串行信号类型选择为在Signal Type为PCIe1.0 2.5GT/s时，设置的PLL Settings选择的PLL Type为“FC Golden”，示波器自动换算出PLL的截止频率为1.5MHz。

在示波器设置中对应PCIE信号有三种PLL，对应的截止频率分别为16MHz（A，3dBpk）、8MHz（B，3dBpk）、5MHz（C，1dBpk），这三种PLL取决不同的PCIE信号接收端。一般常用的是A类16MHz带宽，在此PLL下，PCIE信号眼图如图2所示。

图2 正确设置PLL后的PCIE测试波形

从眼图可以看出，新设置的PLL后的测试波形，眼图质量有明显提高，抖动也小了很多，为什么CDR的带宽对眼图信号质量影响这么大？

3、问题的理论分析

从串行信号处理原理分析入手，如图3所示，典型的串行数据链路系统图。

图3 典型串行数据链路系统框图

在Fibre Channel、Gigabit Ethernet、SDH等串行链路中都采用了上图的架构。发送端TX发送的信号通过信道（传输铜线或光纤）传输到接收端RX后，收发器芯片RX部分的时钟恢复电路（CDR）从串行数据中恢复出时钟，用恢复的时钟来同步串行数据，进行采样。

由于多种原因，进入RX的串行数据信号可能有较大的抖动，理想情况下（锁相环PLL的环路带宽无穷大时），时钟恢复电路的PLL输出的时钟和RX的输入数据信号同相，即零抖动，这时，RX的判别电路（图3中的D触发器）有最大的建立时间和保持时间余量。但是由于PLL的环路响应为低通滤波器特性，只能消除串行数据中低频段的抖动，不能处理高频段的抖动，所以，现实情况中收发器芯片RX端“看到”的眼图是有抖动的。

RX端PLL的参数是影响眼图和抖动性能的决定因素。图4为PLL的系统框图，包括鉴相器、环路滤波器、压控振荡器(VCO)三个基本部分。

图4 PLL系统框图

在接收端的PLL中，鉴相器、环路滤波器和VCO三部分组成环路的频响为低通滤波器特性。如图5所示，接收端的时钟恢复电路的频响是一个低通滤波器，其传递函数为HL，当串行数据信号的抖动变化频率较低时，即从直流（0Hz）到PLL的截止频率（fcutoff，-3dB），PLL能及时追踪到数据跳变沿（即锁住相位），输出的时钟与输入数据同相（严格地讲，相位差为固定常数），这样抖动为零。当连续边沿的抖动变化太快时（即存在高频抖动时），PLL不能及时追踪到边沿的变化，于是输出的时钟和数据边沿存在抖动，所以，接收到的CDR不能滤除高于截止的抖动，它的抖动传递函数的频响为高通滤波特性。

图5 抖动的传递函数

上述分析，可以简述为一句话：PLL环路响应带宽越高，经过CDR恢复出来的眼图抖动就越小。

4、总结

由上述分析得知，在进行高速串行信号测试时，根据信号类型与接收端器件特性设置CDR与PLL，一些标准的接口会有固定的参数可以设置，非标准的SerDes接口则需要厂家获取收发器件的模型，带宽设置等参数。综上所述，正确设置示波器的CDR参数是测量眼图和抖动的关键，测试人员需要参考串行数据规范或仪器厂商的操作文档，才能保证测量的准确性和有效性。