高速数字电路设计中的噪声干扰及控制探讨

【摘要】针对高速数字电路设计中信号反射、同步切换噪声、地弹和电磁干扰等影响信号完整性问题进行分析，并探讨了如何针对这些问题在电路设计中加以解决。

【关键词】高速数字；噪声；电路设计；电子；研究

电子技术的快速发展，高速数字电路设计在电子设计领域中所占的比例逐渐增大，但随之而来的是其电磁兼容、噪声干扰问题也越来越突出。在高速系统中，高频信号很容易由于辐射而产生干扰，高速变化的数字信号会产生反射、地弹、串扰、电磁干扰等问题，从而严重降低系统的性能，因此必须通过电路设计来加以解决。

一、高速数字电路的概念

高速数字电路主要是指由于信号的高速变化而使电路中的模拟特性，如电容、导线的电容、电感等发生作用的电路，通常认为，工作频率超过50MHz的电路被称为高速电路。但实际我们对高速电路的界定不是单就频率高低而言，而是由信号的边沿速度决定的，一般认为上升时间小于4倍信号传输延迟时可视为高速信号。

二、高速数字电路的噪声干扰及控制

1.信号反射

高速电路中，由源端与负载端阻抗不匹配，会引起信号线上的反射，负载将一部分电压反射回源端，造成干扰。同时，由于任何传输线上存在固有的电感和电容，信号在传输线上来回反射，会产生振铃和环绕振荡现象，导致信号电平的误判断，甚至对器件造成损坏。图一所示为理想传输线模型，理想传输线L被内阻为R0的数字信号驱动源VS驱动，传输线的特性阻抗为Z0，负载阻抗为RL。负载端阻抗与传输线阻抗不匹配会在负载端(B点)反射一部分信号回源端(A点)，反射电压信号的幅值由负载反射系数ρL决定：ρL=RL-Z0/RL+Z0；当从负载端反射回的电压到达源端时，又将再次反射回负载端，形成二次反射波，此时反射电压的幅值由源反射系数ρS决定：ρS=R0-Z0/R0+Z0。当负载端采用源端或终端的端接匹配，即当RL=Z0或R0=Z0时，ρL、ρS为0，可有效消除反射。

根据以上原理，传输线的端接通常采用两种策略：源端串行端接匹配（见图二）、负载端并行端接匹配（见图三）。两种端接策略各有其优缺点，不过由于串行端接只需要在信号源端串入一个电阻，消耗功率小而且易于实现，所以被广泛采用。串行端接时，串联终端匹配电阻值与驱动器的输出阻抗之和，应与传输线的特征阻抗相等。实际的驱动器在信号的电平发生变化时，输出阻抗可能不同。比如电源电压为＋4.5V的CMOS驱动器，在低电平时典型的输出阻抗为37Ω，在高电平时典型的输出阻抗为45Ω。TTL驱动器和CMOS驱动一样，其输出阻抗会随信号的电平大小变化而变化，因此不能十分精确匹配电阻，只能近似匹配。

另外，信号传输线布线时，为保证信号的连续性，减少信号反射，最好采用全直线布线，如必须弯折则应避免直角走线，转弯处应设计成45度角或圆弧形。如图四a最容易出现信号不连续的问题。图b、c所示的方式，可以保证信号的连续性。

2.同步切换噪声和地弹噪声

由于器件内部的接地引脚与地平面之间存在引线电感(寄生电感)，所以理论上当每个信号翻转时所带来的电流的变化都会通过器件的寄生电感影响到地线。如多个集成电路内部驱动器同时转换时就会在地线中产生较大的噪声，即同步切换噪声（SSN）。输出驱动电流越大，噪声的幅度也越大，如图五所示。

同时由于芯片封装电感的存在，导致同步切换过程中形成大电流涌动，引起地平面的反弹噪声，简称地弹。

为在高速PCB电路设计中减小SSN和地弹的影响，可采取一些基本措施，如降低输出翻转速度；采用分离的专门参考地；降低系统供给电源的电感，使用单独的电源层，并让电源层和地平面尽量接近；降低芯片封装中电源和地引脚的电感，比如增加电源和地的引脚数目，减短引线长度，尽可能采用大面积铺铜；让电源和地的引脚成对分布并尽量靠近，以增加电源和地的互感；给电源增加退耦电容，并尽量靠近元件的地引脚，给高频的瞬变交流信号提供低电感的旁路等。

3.串扰

串扰是指当信号在传输线上传播时，同一PCB板上的两条信号线之间的耦合、信号线之间的互感和互容引起线上的噪声。PCB板层的参数、信号线间距、驱动端和接收端的电气特性及线端接方式对串扰都有一定的影响。其主要反映在：串扰电压的大小与两线的间距成反比，与两线的平行长度成正比。随着干扰源信号频率的增加，扰对象上的串扰幅值也随之增加。信号的上升／下降时间或边沿变化对串扰的影响更大，边沿变化越快，串扰越大。另外，传输线与地平面的距离对串扰的影响很大。对于同一布线结构，当电介质层的厚度增加一倍时，串扰明显加大。

因此，在高速PCB板的布局布线中，可以注意以下方面，从而达到减小串扰的目的：(1)条件许可时尽量加大线间距，减小线平行长度。在相邻的两个层走线的方向务必相互垂直。(2)在确保信号时序的情况下，尽可能选择上升沿和下降沿速度更慢的器件。(3)在设计走线时，应该尽量使导体靠近地平面或电源平面。这样可以使信号路径与地平面紧密的耦合，减少对相邻信号线的干扰。(4)在串扰较严重的两条信号线之间插入一条地线，可以减小两条信号线间的耦合，进而减小串扰。(5)在同一传输线的布线过程中，尽量减少过孔的使用，避免对传输线的特征阻抗产生较大影响。(6)尽量减小传输线的连线长度，如果不能缩短信号线长度时，应采用差分信号传输，如ECL、PECL、LVDS等。差分信号有很强的抗共模干扰能力，能大大延长传输距离。

4.电磁干扰

电磁干扰主要分为传导干扰和辐射干扰两大类，因此在电路设计中需考虑切断干扰源的产生源头和传播路径，使电子设备符合电磁兼容性的要求。

在布线之前，必须注意各部分电路在PCB板上的合理布局。对于电源电路、低端的模拟电路、高端的高速数字电路以及其他产生噪声的电路等，应根据不同性质进行有效的物理隔离或屏蔽等措施来实现消除或减少子系统之间的噪声干扰。

如图六中，图a放置时钟和数据转换器在电源、高速逻辑电路、I/O端口电路等噪声器件的附近，噪声将会耦合到敏感电路并降低它们的性能。图b做了有效的电路隔离，将有利于系统设计的信号完整性。

另外，必须减小电流回路，尽可能缩短高频元器件之间的连线，包括管脚的引线越短越好。输入和输出元件应尽量远离。按照电路的流程安排各个功能电路单元的位置，使布局便于信号流通，并使信号尽可能保持一致的方向。在PCB板的各个关键部位配置适当的退耦电容，每个集成电路块的附近应设置至少一个高频退耦电容，退耦电容尽量靠近器件的电源。

三、对高速数字电路进行设计仿真

在成形的PCB板上如发现高速数字电路有干扰导致信号完整性问题，解决起来会十分麻烦。所以我们一般要借助于仿真软件。在设计早期和设计期间进行信号完整性、串扰和电磁兼容性等进行仿真，可以对PCB布线产生指导性意见，对于效果不好的设计可以分析原因，加以改进，在仿真没有问题后再实际加工。

对高速电路的设计仿真，首先要建立起元器件的仿真模型，然后进行假设性仿真来确定布线过程中需要的参数设置和条件，接下来在实际布线过程中随时通过线仿真检查布线的效果，最后在布线基本完成之后进行板级仿真来检查系统工作的性能。目前这样的仿真工具主要有cadence、ICX、Hyperlynx等。

四、结束语

随着高速数字电路的快速发展，对信号的完整性及电磁兼容等问题提出了更高要求，这就需要电路设计者依据一定的准则进行分析和设计，并通过仿真软件进行测试，完善各类影响信号完整性的问题，使设计达到高速信号传输的要求。

参考文献

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