65纳米以下工艺的可制造性设计考虑

半导体产业每次向更高级的设计工艺流程及生产技术过渡过程中，都会经历一次在范围更深、更广和更高性能的转型。如今，随着业界向65纳米及以下级别的更高纳米技术发展，确保投片成功的传统手段很快就开始不适应结构设计越来越高的需求。业界正在进入一个朝着可制造性考虑设计转型的关键时期，需要在设计方法上有一次突破，以实现新一代纳米级集成电路(ICs)的成功。

半导体生产技术的每一次重要进化都会给集成电路设计者带来一系列越来越艰难的挑战。多年以来，结构设计面临的最大挑战都是围绕于基础领域和电性需求。但随着越来越精密的设计和生产技术让半导体公司能够在更小的面积上实现更大、更复杂、更快的电路，集成电路设计者开始发现，设计后期阶段对电路性能的决定作用越来越大。结构设计的决定因素如容性耦合和信号集成在前几代技术中一般都是次要考虑因素，而如今它们开始在主流设计中对性能起到主要影响作用。从而使布线后寄生元件提取的详细分析成为主流时序确认流程的必要工作。

向更高级纳米技术的过渡同样采用了类似的模式，不过复杂度更高：在65纳米级以上大多可被忽略的生产因素影响，对于65纳米及以下级别会变得越来越突出。在这样高级的几何尺寸下，平坦化化学机械抛光(CMP)可能会磨损比周围绝缘电阻材料较为柔软的铜线顶部。结果铜线厚度和响应时间即便是在同一个裸片上也会有极大不同。过去生产工程师会通过金属填充和切缝切削等方式设法减轻CMP的影响，然而在更高的纳米几何尺寸下，这些调整措施会因为对耦合效应影响的加大而严重影响电路性能。

同样，在这种几何尺寸下需要的更强的解析度增强法(RET)提高了电路性能的生产影响。即使是在当今的主流几何尺寸下，芯片结构也小于硅光刻使用的193纳米光波源，这就需要光学邻近矫正法(OPC)和相移光罩(PSM)来补偿因次波长衍射导致的失真。生产商一般只要将这些技术应用于180纳米设计的两个层面，而65纳米设计的所有层面都需要矫正――算起来大概有35个要使用新兴的工艺技术。至于CMP，生产商可以将这些矫正手段用于上一代的设计品而无需担心影响性能。而对于更高的纳米级别设计，在整个设计过程中需要仔细考虑系列RET矫正的影响。采用了新的技术，工程师可以研究光刻在版图设计方面的影响，在制作光罩之前交互摸索不同的RET方法。使用加密晶片处理数据的工艺模型文件进行光刻影响的详细模拟，在不危及机密生产资料安全的情况下，提供光刻结果的精确预测。通过这种手段，设计团队可以制造出无光刻影响的版图，降低光刻相关的重新投片风险。

如今设计师需要采用与用于时序收敛相同的方法处理生产影响，在每个模块设计周期的早期预测其影响。可制造性设计(DFM)和良率导向设计(DFY)策略应该贯穿于整个设计流程，包括综合、布局、布线、布线优化和完成阶段。相反地，补偿CMP和光刻影响的设计改良也应该对设计意图有更清晰的把握，例如发现一些关键途径以降低因信号集成和时序问题而出现新缺陷的可能性。

设计和生产之间的互相影响趋势越来越明显，这进一步反映了半导体公司和晶圆厂之间的天然关系。晶圆厂如今在必须规则的基础上增加了可选规则，这可以帮助半导体生产商充分发挥新工艺技术的潜力。对设计师来说，通过采用推荐的规则带来可能的良率提升，以平衡传统目标成为挑战所在。因为每个晶圆厂和工艺都有不同的整套规则，在生产约束越来越多的情况下，精确预测电路性能的需求使得这样的挑战更加复杂。

虽然生产对设计产品的性能影响越来越大，出于可制造性考虑的设计方法，其经验意义更加重大，已经不仅仅是将一大堆的生产数据进一步反馈到前端设计阶段。实际上，最有效的手段是仅仅将足够的生产工艺的信息返回到前端设计阶段。这种手段将会让设计师更加了解对后端设计制造阶段的影响，而无需成为后端技术的专家。这样，新颖的建模法将会适应信息抽取的程度，总是提供设计品“刚好够用”的信息，以满足集成电路设计各个阶段的特殊需求。在设计初期，这些模型提供了足够的细节以加速初期策划和评估。随着设计过程逐渐接近生产阶段，这些模型会适时提供新的所需细节，用以对性能和良率进行更精确的预测。

为了达到这种平稳的制造性考虑设计流程，设计师将需要设计专为单一体系准备的工具，以缓和设计和生产有时候会出现的需求冲突。业界开始采用的新技术使得这种设计和生产间的平衡成为可能，半导体公司不仅可以在向更高级纳米技术的转型中生存下来，还可以全面发挥新兴制造技术的潜力。