无线电台中DS/D-MPSK调制解调器的FPGA实现

时间:2022-08-10 10:19:20

无线电台中DS/D-MPSK调制解调器的FPGA实现

摘 要:提出了一种通用数字DS/D-MPSK调制和解扩解调器的实现方案。该方案采用了成型滤波、直接数字合成(DDS)、正交调制、数字匹配滤波和延时差分解调等技术,直接在中频上进行数字信号处理,不需要进行数字下变频,也不需要进行伪随机码同步捕获和载波提取,简单易行,具有一定的新意和较高的实用价值。本方案已经应用于某军用超短波电台中,验证了方案的正确性和可行性。

关键词:DS/D-MPSK;DDS;数字匹配滤波器;延时差分解调

中图分类号:TN76 文献标识码:B

文章编号:1004373X(2008)0507103

FPGA Realization of DS/D-MPSK Modem of Wireless Radio

TAN Jin,CHEN Yong,ZHA Guangming

(University of Electronic Science & Technology of China,Chengdu,610054,China)

Abstract:A realization scheme for universal digital DS/D-MPSK modem is presented,which adopts several advanced technique such as Root-raised cosine filter,direct digital frequency synthesis,quadrature modulation,digital matched filter and delay difference demodulation.It processes the signal directly on middle frequency,and doesn′t need digital down conversion,PN code synchronization and carrier recovery.This scheme has been used in a military ultrashort wave radio and obtained a good effect.

Keywords:DS/D-MPSK;DDS;digital matched filter;delay difference demodulation

1 引 言

DS/D-MPSK(直接序列扩频、差分编码的多进制相移键控)调制方式具有频谱利用率高、抗干扰能力强、保密性能好等优点。因此,研究DS/D-MPSK的调制和解调技术就具有重要的理论意义和实用价值。

DS/D-MPSK的调制和解扩解调通常是用专用集成芯片(ASIC)来完成,但是其功能单一,应用不灵活。文中采用高速大容量FPGA作为硬件平台的核心部分,通过软件编程,实现信号的扩频调制和解扩解调。与常规方法不同的是,该方案直接在中频上进行数字信号处理,不要进行数字下变频,也不需要进行伪码同步捕获和载波提取,易于数字实现。同时还给出了各项设计参数指标,并对所提出的设计方案进行了仿真以及硬件实现。

2 DS/D-MPSK调制和解扩解调的原理

通用的DS/D-MPSK调制和解扩解调的原理框图如图1所示。其中,上方为调制部分,下方为解扩和解调部分。ADC之后和DAC之前的功能全部由一片FPGA来实现。

调制部分主要完成差分编码、扩频、数据分路及相位映射、整型滤波、内插滤波和正交调制等功能。其中,NCO(数控振荡器)直接进行数字频率合成,产生I,Q两路正交数字载波。FPGA产生的数字调制信号经过DA转换和带通滤波,即可得到DS/D-MPSK调制信号。

解扩和解调部分主要完成AD采样、成型滤波、匹配滤波、延时差分解调以及判决等功能。解扩和解调是扩频通信的核心技术之一,也是本文研究的重点。各种进制的DS/D-MPSK解扩和解调的基本原理相同,DS/D-BPSK相当于DS/D-QPSK的一路,DS/D-8PSK仅比DS/D-QPSK多了一路能量控制信号。所以本文就以最有代表性的DS/D-QPSK为例进行讨论。

设DS/D-QPSK的基带数据为{an},差分编码后的数据为{dn}。若用‘+1’表示‘1’,‘-1’表示‘0’,则有:

设I,Q两路伪码为{cn}和{c′n},长度均为N,码速率为Rc,码片宽度为Tc。发端的中频载波频率ωc取伪码速率的M倍(M为正整数),即为MRc。接收机接收到的DS/D-QPSK信号表达式为:

式中,[ ]表示向下取整运算,mod表示求模运算。

然后直接在中频进行带通采样,采样频率取伪码速率的K倍(K为正整数),即为KRc。这样在每个伪码码元内刚好进行了K次采样,从而可以保证收端的伪码时钟与发端的伪码时钟相位相差为任意值时,总能采到满足数字匹配滤波器输入信噪比要求的码片样值。这样伪码时钟可以由本地异步产生,省去了伪码同步时钟恢复电路,并大大提高了电路的稳定性。

由于AD采样的相位是随机的,所以可以在采样信号中增加一个初始相位φi。由于采样速率ωs和中频ωc均为伪码速率的整数倍,所以每隔K次采样φi就重复一次,即φi有K种取值,且φi依次滞后2πM/K。采样数据的表达式为:

将AD采样得到的数据通过数字匹配滤波器进行解扩。数字匹配滤波器的I路结构如图2所示,Q路的结构完全相同。现仅以I路为例进行分析。

由于I,Q两路伪码的互相关性很小,所以式(5)中第二项的值很小,相对于第一项的相关峰值来说可以忽略不计。当n为N的倍数时,第一项刚好相关,得到的相关峰值为:

式(6)中,RI(0)为I路伪随机码的自相关值。由式(6)可见,相关峰中已不再包含伪码,即实现了解扩。图3是用Verilog代码在FPGA中实现数字匹配滤波器时经仿真得到的相关峰。

将数字匹配滤波器输出的相关峰延时一个基带数据的码元宽度,即NTC之后,与当前相关值峰相乘得:

由此可见,延时相乘刚好实现了解调和解差分。┩4是Verilog代码仿真得到的延时差分解调后的相关峰,负相关峰表示‘1’,正相关峰表示‘0’。

为了提高抗干扰能力,可以把I,Q两路的相关值累加求和后再进行判决。经过判决,就可以恢复出基带数据和时钟。

3 DS/D-MPSK通用数字调制和解扩解调器的具体实现方案

本方案已经应用于某军用数字超短波电台中,其具体的实现框图如图5所示。

其中,FPGA选用的是Xilinx公司的XC2VP20,200万门的高端产品,标称频率为400 MHz。NCO的时钟频率较高,达到160 ~ 240 MHz。DSP选用的是TI公司的TMS320VC5510,FLASH选用的是Spansion公司的S29GL128N,16 MB的容量,存放DS/D-BPSK,DS/D-QPSK和DS/D-8PSK等多种模式的FPGA配置文件。CPLD选用的是Xilinx公司的XC9572XL。DSP主要完成对FLASH的读写工作,并且根据模式切换信号,配合CPLD完成对FPGA的动态配置。

4 实际测试结果

图6是在中频20-48 MHz上通过Agilent 89600矢量信号分析仪测到的DS/D-QPSK信号的星座图、眼图、频谱图和统计数据,其频差为1-8 Hz,相差为876毫度,I,Q平衡度为-20 dB。图7是中频为21-76 MHz的DS/D-8PSK信号混频到280 MHz经声表面波滤波器后测到的星座图、眼图、频谱图和统计数据,其频差为-0-75 Hz,相差为3°,I,Q平衡度为-21 dB。

5 结 语

从以上的测试结果可以看出,本文提出的DS/D-MPSK

通用数字调制和解扩解调器在实际应用中取得了良好的效果,证明了本方案是正确的、可行的和稳定可靠的。

参考文献

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作者简介

谭 进 硕士研究生,电子科技大学,微电子专业。研究方向为数字信号处理、软件无线电。

陈 勇 副教授,电子科技大学微固学院。研究方向为新型集成电路及器件。

查光明 教授,电子科技大学通信学院。研究方向为跳/扩频通信、移动通信、软件无线电。

注:“本文中所涉及到的图表、注解、公式等内容请以PDF格式阅读原文。”

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