基于VHDL语言的可移植通用存储器IP核的实现

摘要:通用存储器是数字系统中重要的模块,本文介绍了一种利用VHDL硬件描述语言实现可移植通用存储器IP核的思路与方法,实验研究表明,该方法具有可移植性强、扩展性及灵活性好的特点,有效地改善了数字系统设计的效率。

关键字:VHDL;RAM存储器;分布式RAM;块状RAM;IP核;FPGA

1引言

随着现代EDA技术的发展,可编程逻辑器件已广泛应用于数字信号处理、网络通信、工业控制、计算机相关产品中;存储器是数字应用系统中必不可少的模块。在现代可编程逻辑器件的设计中,为了缩短设计周期,减少开发、调试的时间,通常利用芯片厂家提供的专用IP (Intellectual Property)核完成常见模块的设计。这种调用现有IP核的方法被广泛应用于存储器模块设计中。但是由于IP核的商业性、闭源性[1],使其在使用中,缺乏灵活性和可移植性。

本文重点讨论了用VHDL硬件描述语言,直接调用可编程逻辑器件底层的硬件资源完成可移植通用存储器IP核的设计思路、方法与实例,并给出了一种可在ISE和QuartusII 等设计平台编译下载的RAM随机访问存储器的VHDL语言源程序。

2可编程逻辑器件的

存储器结构与实现

2.1 FPGA芯片的存储器结构

随着通用存储器在应用系统中普遍的使用,各大可编程器件的厂商均在自己的FPGA芯片内嵌入了专用的RAM结构,按照在芯片内的分布情况可以分为分布式(Distribute) RAM和块状(Block)RAM。本文主要讨论Xilinx公司的FPGA结构,其思路、方法对其他公司的FPGA结构也适用。 2.1.1 块状RAM

块状RAM是分布FPGA芯片内部的嵌入式专用同步双口RAM存储单元,通常沿芯片的边缘垂直边排列如图1、图2所示,是FPGA的一个重要资源。高端FPGA的片内RAM规模越来越大,应用也越来越广泛,是SOPC(可编程片上系统)的有力硬件支持。使用片内块状 RAM可以实现单口RAM、双口RAM、同步/异步FIFO、ROM、CAM、大型查找表、数据宽度转换器、循环缓冲器和移位寄存器等常用单元模块,每种应用都支持不同的数据宽度和深度。块状RAM的性能比其他形式的RAM性能优越。又由于是专用的RAM,写入读出通路没有其他逻辑电路,而且嵌入在FPGA内部,与外挂的RAM相比,读写到片内逻辑的延时是相当小的,再加上专用RAM的双读/写同步方式,很容易达到设计的要求。块状RAM之间有专用的布线资源,当RAM容量很大时,也不会影响速度。使用块状RAM与使用外部RAM相比,可以简化印制版(PCB)的设计与制作,提高系统的稳定性[2]。

2.1.2分布式RAM

分布式RAM是利用可配置逻辑模块(CLB)中的查找表(LUT)设计实现的存储器资源。可编程逻辑器件底层单元一般由触发器(FF)和查找表(LUT)组成,Xilinx的底层可编程硬件资源叫SLICE,由2个FF和2个LUT组成,每个CLB模块中有两个SLICE单元,而Altera的底层可编程硬件资源叫LE,由1个FF和1个LUT组成。分布式RAM分布在每个LC中,可以将一个LC作为16×1的同步RAM使用,也可以将两个LC联合起来作为16×2、32×1的同步RAM或者16×1的双口RAM使用,如图3所示。通过级连分布式RAM也可以实现更大容量的存储器[3]。

这种结构的存储器完全由可编程逻辑器件片内资源来实现,结构比较灵活,具有高速的特点,但存储宽度和深度受片内资源限制比较有限,存储容量较小,通常应用于小数据缓冲器、FIFO或寄存器文件,在DSP系统设计中较为常见。

2.1.3 块状RAM与分布式RAM的使用

在一般情况下,系统需要存储一定的数据时,最好使用块状RAM。无论是在资源的合理利用方面,还是稳定性方面,块状RAM都是最好的选择。在要求高速且存储容量较小的情况下也可以使用分布式RAM。但其要占用FPGA芯片内数量有限的触发器资源,所以一般建议当所设计的RAM容量超过1kb时就使用块状RAM。另外由于FPGA芯片内部嵌入的是同步RAM存储单元,在某些设计中如需要使用异步存储器,就必须使用分布式RAM,从而实现异步存储。

3通用存储器的实现

为了调用FPGA芯片内的存储器资源,通常利用芯片厂商提供的工程软件直接调用所提供的通用存储器IP核,按要求设定参数后,直接生成可以在工程中调用的存储器模块。这种方法的优点是方便、快捷,可以缩短设计周期。但是由于IP核本质是具有知识产权的商业软件,其商业性及源代码的封闭性,决定了IP核在使用过程中不可能像开源VHDL代码一样,具有极高的灵活性、扩展性与可移植性;以下就结合代码分析一种基于VHDL语言实现通用存储器描述的思路及方法。

3.1 VHDL语言设计思路

用VHDL实现RAM存储器时,RAM进程的触发信号有时钟信号、片选信号和写信号。时钟信号的上升沿到来时,若片选信号和写信号均为1,这时从数据总线输入的数据被写入地址总线上地址制定的存储单元中,完成RAM的写操作。当时钟信号的上升沿到来时,若片选信号为1、写信号为0,则数据将从相应的存储单元通过数据总线读出,完成RAM的读操作。

为了使代码使用灵活、方便,且具有良好的通用性、可重构性及可移植性,在存储宽度和深度的定义及同步、异步读模式、块状RAM与分布式RAM使用选择定义的过程中,必须利用在VHDL语言中的类属性定义来实现。使用时根据设计需要更改类属性定义参数,即可完成所需类型RAM的设计。

在进程设计过程中,为了使程序能根据设计要求生成不同类型的RAM,整个程序包括了三个子进程,同时利用VHDL语言中的配置语句,根据类属性的定义完成对不同类型RAM生成子进程的选择,生成设计需要的RAM模块。程序流程如图4所示。

根据以上设计思路,实现具有3种模式选择、任意大小与数据宽度的RAM模型,这三种模式分别为:(1)调用分布式RAM资源实现的单口异步读RAM;(2)调用分布式 RAM资源实现的单口同步读带同步清零信号的RAM;(3)调用块状RAM资源实现的单口同步读的RAM。例化后RAM模型的引脚图如图5所示。

3.2 仿真测试

为了仿真需要,假定需要设计一个1024*8位的单口同步读带同步清零信号分布式RAM,对类属性进行按要求设定后,综合报告如下:

Macro Statistics--宏模块数据报告

# LUT RAMs: 1---调用LUT单元

1024x8-bit single-port distributed RAM: 1---创建了1024*8b的单口分布式RAM

# Registers : 1---调用寄存器

8-bit register: 1---创建了8位同步寄存器模块

可以看出通过调用可编程芯片内底层的RAM资源,生成了所要求的1024*8位的单口同步读带同步清零信号分布式RAM。在ModelSim仿真软件输入波形图,仿真结果入图6所示,从时序仿真结果图可以看出设计的正确性。

下载到Altera公司提供的ACEX1K系列的芯片EP1K30QC208-2和Xilinx公司的Spantan II系列芯片 xc2s50-pq208 的实验平台上验证,结果均正确,达到了预期的设计目标[4] [5]。

3.3 基于硬件描述语言的可移植存储器IP核的优势

基于VHDL语言实现的通用存储器IP核经过实验验证,可以在ISE和QuartusII 等设计平台上通过综合、编译,直接调用可编程逻辑芯片的底层资源完成设计。同时使用者可以根据设计需要修改参数,灵活的生成各种模式不同大小的通用存储器。根据不同的设计要求,还可以对代码进行优化、修改,使之增加额外的功能,如自校检、自初始化等等。因此与传统软件化的IP核相比,此方法具备很高的可移植性,及可重构性,同时也具备了良好的灵活性与可扩展性。

4结束语

本文以硬件描述语言作为手段,介绍了基于VHDL语言的一种可移植通用存储器IP核的实现思路和方法及其应用扩展,并举出了基于VHDL语言实现的一种可移植RAM存储器实验模型。由于VHDL的使用很灵活,我们只给出程序的主框架及参考算法,具体细节及功能扩展,使用者可根据要求对代码进行完善,通过各种仿真及测试,达到最优编译效果,完成设计。以上实验研究表明,采用基于VHDL语言实现的可移植通用存储器IP核能很好地解决在数字系统设计中重构性、移植性、灵活性及扩展性的要求,提高了系统设计的效率,其思想方法,具有一定的应用价值和应用前景。

参考文献

[1] 曾繁泰,陈美金.VHDL程序设计.清华大学出版社.2000,8.

[2] 黄智伟,王彦.FPGA系统设计与实践.电子工业出版社.2005,1.

[3] 孙航.Xilinx可编程逻辑器件高级应用与设计技巧.电子工业出版社.2004,8.

[4] Quartus II Help Version 6.0.Copyright? 1995-2006 Altera Corporation.

[5] Xilinx Corporation XAPP464 (v2.0)Copyright?March 1. 2005.

作者简介

宋克俭, 助教,硕士研究生,研究方向为计算机应用技术。

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