ADS下CMOS低噪声放大器的设计优化

摘 要：运用仿真工具ADS，通过对CMOS共源共栅低噪声放大器的共源级栅宽，源级电感以及栅极电感值的扫描仿真，以Smith阻抗圆图的形式给出了一个直观的LNA设计优化流程，近似实现了最佳噪声源阻抗和输入阻抗的同时匹配。按照该方法设计的基于0.18 μm CMOS 工艺，工作在1.58 GHz的低噪声放大器，其噪声系数为1.3 dB，S11为-28.4 dB，功耗为3.42 mW，从而很好地证实了该方法的可行性。

关键词：CMOS；共源共栅；低噪声放大器；噪声匹配；输入阻抗匹配

中图分类号：TN402 文献标识码：B

文章编号：1004373X(2008)0317603

Design Optimization of CMOS Low Noise Amplifier under ADS

WEI Yuxiang,LI Fuhua

(School of Electronics & Information,Soochow University,Suzhou,215021,China)

Abstract：A design optimization of CMOS cascode LNA is presented by Smith chart though the parameter sweep of the width of common source stage,source inductor and gate inductor in ADS.Simulation results indicate that,with the proposed approach,simultaneous noise and input resistant matching is achieved.With the proposed approach,a 0.18 μm CMOS LNA provides 1.3 dB NF,-28.4 dB S11 and 3.42 mW power consumption at 1.58 GHz.,which confirmed the viability of this method.

Keywords：CMOS;cascode;low noise amplifier;noise matching;input resistant matching

1 引 言

随着CMOS工艺特征尺寸的不断减小，0.18 μm的MOSFET截止频率已可以达到50 GHz以上，这使得CMOS工艺在GHz频段的应用成为了可能性。此外，由于CMOS工艺在集成度，制造成本方面的优越性，以及运用CMOS工艺可以将整个接收系统的射频，中频，以及基带部分集成在一块芯片上的前景，国内外许多学者都在致力于CMOS 低噪声放大器的研究，因为LNA决定了整个射频接收系统的噪声性能，因此CMOS LNA的可行性决定了整个系统能否用CMOS工艺实现。

关于CMOS 低噪声放大器的设计方法主要都集中在共源LNA上，而其中又以源级电感负反馈的共源级LNA最为普遍，如图1所示。对于这种结构低噪声放大器的设计，方法大致有3种：

经典的设计法[1] 以实现噪声匹配为目标，但往往忽视了输入阻抗的匹配，且会引起较高的功耗；

基于功耗约束的设计法[2] 该法实现了在满足给定功耗下达到最小的噪声系数；

同时实现输入阻抗匹配和最佳噪声源阻抗匹配的设计法[3,4] 这也是本文要讨论的主要内容。

文献[3]证明了这种方法的可行性，并指出要实现Ropt=50 Ω,并不一定要大尺寸或大电流，因此在这种情况下，功耗约束的设计法并不是必须的。然而文献[3]的设计流程太过复杂，要完成设计必须具备一系列的测试数据。文献[4]给出了同时实现噪声匹配和输入阻抗匹配的基本原理，本文将在文献[4]的基础上,运用ADS仿真工具，给出一个基于参数扫描的更为直观的设计流程。按照该设计方法，文章给出了基于0.18 μm CMOS 工艺，工作在1.58 GHz低噪声放大器的仿真结果。

图1 源级电感跟随的共源共栅LNA

2 共源共栅LNA的设计原理

图2所示的结构就是应用非常广泛的共源共栅极LNA结构。从源端看进去，网络的输入阻抗为:

为了得到最小的噪声系数，在不考虑源级电感和栅极电感的情况下，源端阻抗的最佳值(最佳噪声源阻抗)应满足:

源级电感和栅极电感的引入并不会导致最佳噪声源阻抗的实部发生变化，而仅对电抗部分产生影响，式(4),式(5)给出了考虑源级电感和栅极电感后最佳噪声源阻抗的实部和虚部：

要同时实现输入阻抗匹配和噪声匹配，就必须满足以下4式：

Re(Zopt)=Re(Zs)[JY](6)

IM(Zopt)=IM(Zs)[JY](7)

IM(Zin)=-IM(Zs)[JY](8)

Re(Zin)=Re(Zs)[JY](9)

从式(5)中可以看到，只有当m为1时，方可同时满足式(7)、式(8)，实现输入阻抗和噪声的同时匹配。庆幸的是对于现在的CMOS工艺，由于特征尺寸的不断减小，使得m将逐渐接近1[4]，从而使得同时实现噪声匹配和输入阻抗匹配成为可能性。若取α＝0.9,δ=4,γ=2,|c|=0.4,m0.7，因此设计中无法精确地同时满足式(7)和式(8)。鉴于噪声匹配更为重要，实际设计中先满足式(7)，而无需考虑式(8)，因为当m不为1时该式无法满足，而当m为1时则自动满足。通常情况下，源端阻抗都为50 Ω，因此式(6)～式(9)可以简化为:

Re(Zopt)=Re(Zin)=50 Ω[JY](10)

IM(Zopt)=-IM(Zin)=0[JY](11)

文献[4]给出了根据式(6)～式(9)进行LNA设计的具体流程，其中第一步是根据式(4)，式(6)求出Cgs，但是对于特定的工艺无法知道其具体的α和c的值，实际求出来的值通常会有很大的误差，因此可以根据对共源管栅宽进行扫描的方式来满足式(6)，进而求得最佳的栅宽。第二步，对Ls进行扫描以确定输入阻抗的实部匹配到50 Ω，理论上讲源端电感值对最佳噪声源阻抗的实部不会存在影响[4]，然而实际仿真中Ls的变化会使得最佳噪声源阻抗的变化偏离等电阻圆，这是因为MOS管存在着很多的寄生效应。第三步再对Lg的值进行扫描以满足式(7),即使得最佳噪声源阻抗虚部为0。

图3给出了上述3步优化法的仿真图。其中图3(b)给出了S011的函数，即S11的共轭函数，当两曲线相交在50 Ω的阻抗圆上即表明满足式(10)。而当两曲线相交在匹配点时则式(11)满足，如图3(c)。图3(d)给出了确定元件参数后的仿真结果。从图中可以看到，虽然无法使得最佳噪声源阻抗和输入阻抗同时匹配到50 Ω，但在现有工艺的基础上，两者已经非常的靠近，从而证实了同时实现噪声匹配和输入阻抗匹配的可行性。

图3 仿真图

本文的目的是通过仿真图形给出更为直观的设计流程，从而证明同时实现输入阻抗匹配和最佳噪声源阻抗匹配的可行性，因此在以上的扫描过程中应用的电感是理想值，以避免片上电感的寄生效应影响扫描结果的直观性。

3 仿真结果

在本设计中采用的是TSMC 0.18 μm 的标准CMOS工艺,电源电压为1.8 V，中心频率为1.58 GHz。沟道长度取为最小值以获得较高的截止频率，而共栅极偏置电压取为电源电压以获得较好的线性度。

通过扫描选取最佳的元件参数值之后，对LNA的输出噪声系数以及S参数进行仿真，图4 给出了仿真结果。

图4 仿真结果

由图4(a)可以看出，输出噪声系数和最小噪声系数在中心频率1.58 GHz处相切，这说明该LNA可以实现噪声匹配，图4(b)中S11参数在中心频率处达到最小值，这表明该设计方法能在最佳噪声源阻抗匹配的基础上同时实现输入阻抗的匹配，即证明了同时实现最佳噪声源阻抗匹配和输入阻抗匹配这种方法是可行的。

表1 LNA的仿真结果

4 结 语

本文从参数扫描的角度给出了源级电感跟随共源共栅LNA的详细设计流程，仿真结果表明本文所采用的设计方法能很好地实现最佳噪声源阻抗和输入阻抗的同时匹配。

参考文献

[1]Thomas Lee H.CMOS射频集成电路设计[M].余志平,周润德,译.北京:电子工业出版社,2007.

[2]Shaeffer D K.A 1.5 V,1.5 GHz CMOS Low Noise Amplifier[J].IEEE.Solid―State Circuits,1997,32:745―758.

[3]Hung Wei Chiu.A 2.17 dB NF 5 GHz―Band Monolithic CMOS LNA with 10 mW DC Power Consumption[J].IEEE Trans.Microwave Theo.and Tech.,2005,53(3):813―824.

[4]Trung Kien Nguyen.CMOS Low―Noise Amplifier Design Optimization Techniques[J].IEEE Trans.Microwave Theo.and Tech.,2004,52(5):1 433―1 442.

作者简介

魏玉香 女，1983年出生，硕士研究生。主要从事CMOS射频集成电路的研究。

注：本文中所涉及到的图表、注解、公式等内容请以PDF格式阅读原文。