短波接收机数字下变频器的滤波器设计

摘 要：数字下变频与模拟下变频类似，由乘法器、振荡器以及低通滤波器（本接收机数字部分采用零中频结构，否则一般采用带通滤波器）组成，两者最大的区别在于数字下变频器中的低通滤波器还带有降低数据速率的功能，即对混频后的信号进行抽取。

关键词：短波；变频器；滤波器

短波接收机接收机频道带宽为250KHz，单边带宽为125KHz，根据奈奎斯特准则，要无失真恢复一个频道的信号，至少需要250KHz的采样频率。因此，将输入DSP处理器的信号时钟频率设为500KHz是足够的。由于经ADC采样后的数字中频信号的时钟频率设为20MHz。若采用窗函数来设计单级抽取滤波器，不难求出所需的滤波器阶数，在满足抗混叠的情况下采用单级滤波器来实现抽取，至少需要1451阶。单级滤波器看似容易实现，但对FPGA的资源占用将会非常大，难以实际应用。解决这一问题通常的做法是采用多级滤波器级联。

抽取过程的抗混叠滤波器的多级实现框图如图所示：

在本设计中，两级抽取的抽取因子分别为D1=10，D2=4，。首先采用CIC滤波器来完成10倍抽取，得到的采样率为。再采用两个级联的半带滤波器来完成4倍抽取，得到的采样率为。最后再经过FIR滤波器严格控制通频带。下面着重介绍各个滤波器的设计。

1 CIC滤波器设计

CIC滤波器有三个重要指标，即旁瓣抑制度，混叠频带衰减以及通带内平坦度。

单级CIC滤波器的第一旁瓣衰减仅为13.46dB，一般是很难满足实用要求的。由可知，5级级联的CIC滤波器第一旁瓣衰减可达67.3dB，对于接收机系统，是足够的，许多芯片厂商提供的数字下变频器件也都是采用了5级的CIC滤波器，例如HSP50214等。因此，在本系统中，采用5级级联结构。

由于频道带宽为250KHz，对于零中频系统，CIC滤波器带宽为它的一半，即125KHz，输入时钟速率为20MHz，且抽取因子为10，对于产生混叠的频带，滤波器的最小衰减为120.41dB。通带内的最大波动为0.279dB。

在Matlab中采用以上参数对CIC滤波器进行建模验证，得到如图2的频率特性。

从0到0.0125为通带，，从0.1875到0.2125为混叠频带，表示第一旁瓣频率。可见这三个频点处的衰减均与计算结果一致。

2 半带滤波器设计

在本系统中，CIC滤波器输出的时钟频率为2MHz，我们采用两级级联的半带滤波器对其进行4倍抽取。用凯撒窗设计滤波器，由于半带滤波器的滤波器系数必须是奇数个，取大于N的最小偶数作为滤波器阶数，即取12，取16。用Matlab对滤波器进行建模后得到如下的幅频特性：

由图可见，滤波器的频率特性是符合实际要求的。

3 FIR滤波器设计

在抽取环节之后加入FIR滤波器的主要作用是严格控制带宽，减少噪声干扰。因此要求过渡带尽可能地窄，同时也要兼顾滤波器的级数不能太高，以免过多地占用FPGA资源。

FIR低通滤波器的带宽应与信号带宽一致，即125KHz，时钟速率为500KHz。我们利用海明窗进行设计，取-6dB点为125KHz，阶数为50阶，在Matlab中建模得到如下幅频特性。

有图可见，该滤波器的过渡带仅为18KHz，且通带内起伏很小，旁瓣的衰减也都达到了50dB以上，可较好地滤除带外干扰信号及噪声。

附：本文来自--桂林电子科技大学大学生创新性实验项目：短波自适应选频控制器的设计